计时器电路课程设计.doc

成 绩 评 定 表 学生姓名 闵文江 班级学号 1103040112 专 业 电子科学与技术 课程设计题目 计时器电路设计 评 语 组长签字： 成绩 日期 20 年 月 日 课程设计任务书 学 院 信息科学与工程学院 专 业 电子科学与技术 学生姓名 闵文江 班级学号 1103040112 课程设计题目 计时器电路设计 实践教学要求与任务: 设计时、分、秒计时器电路，数码管显示输出。 （1）输入10K精准时钟； （2）具有时、分、秒计时功能，24小时制； （3）时分秒均可手动调整校正； （4）计时信息有6个数码管显示输出，格式hhmmss；或者8个数码管显示输出，格式hh:mm:ss； （5）自行设计设计下载后的验证方案； （6）完成全部流程：设计文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、下载验证等。 工作计划与进度安排: 本设计持续两周，其中最后一天为答辩时间。 第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-5天：完成设计与验证方案，经指导老师验收后进入模块电路设计（验收设计文档）； 第6-7天：完成模块电路设计，进行代码输入，并完成代码的仿真（验收代码与仿真结果）； 第 8-9天：约束设计、实现、下载验证（验收验证实现）； 第10天：修正设计、整理设计资料，验收合格后进行答辩。 指导教师： 201 年 月 日 专业负责人： 201 年 月 日 学院教学副院长： 201 年 月 日 摘 要 计时器电路是一种用数字显示秒、分、时的计时装置，由于十足集成电路技术的发展，使计时器走时准确、多功能化且性能稳定等优点。本文详细介绍了依据功能要求进行计时电路方案设计的过程，并在此基础上将整体电路分为时钟模块、按键消抖模块、校时控制模块、时间扫描模块、计时选通模块，译码显示模块等主要功能模块。实现中采用Verilog HDL描述、ModelSim进行功能仿真、QuartusII进行逻辑综合和适配下载，最后在Altera公司的Cyclone的芯片EP1C6Q240C8上实现并完成测试。在此过程中，完整地建立了测试平台，完成了功能和时序仿真，从而保证了设计的功能与时序的正确性。 关键词 Verilog HDL；FPGA；ModelSim仿真；QuartusII综合 目 录 引 言 1 1 总体电路结构设计 2 1.1 电路功能与性能 2 1.2 主要消抖法 2 1.3 电路接口 3 1.4 电路功能框图 3 1.5 验证方案 4 2 模块设计 5 2.1 按键消抖及校时模块设计 5 2.2 时钟分频及扫描模块设计 8 2.3 计时选通模块设计 9 2.4 译码显示及顶层模块设计 12 3 设计仿真与测试 15 3.1仿真与测试的功能列表 15 3.2 仿真平台构建和仿真结果 15 3.2.1 顶层仿真平台与激励 15 3.2.2 电路功能仿真结果 16 3.2.3 电路后仿真结果 17 3.3 测试环境的搭建与测试结果 18 3.3.1 测试环境模拟 18 3.3.2 电路测试结果 18 4 电路约束与综合实现 19 4.1 时序约束 19 4.2 引脚锁定约束 20 4.3 电路综合报告 21 4.4 设计实现与下载 22 结论 23 参考文献 24 引 言 随着可编程器件FPGA/CPLD成本的逐渐降低，以及开发测试技术的日益普及，FPGA/CPLD以其较好的集成度和稳定性、可编程实现与升级的特点，在电子设计领域得到了越来越多的应用。 本设计要实现一个24小时制计时器电路，完成计时的调整与控制。传统情况下一般可以采用MCU加接口芯片的形式；或者是现在已较少应用的，采用通用/专用逻辑芯片的方式进行电路的实现。FPGA/CPLD和MCU的方式各有优点：MCU方式灵活性更强，但是逻辑可扩展性不强；可编程逻辑FPGA/CPLD方式实时性更好，逻辑可扩展性也好，如在FPGA/CPLD中使用CPU核，则有着明显的应用优势。 本设计采用FPGA/CPLD的方案，使用Altera公司的Cyclone的芯片，开发过程中采用Altera的集成工具QuartusII实现设计。基本流程是这样的：首先根据设计任务要求进行方案的设计，包括引脚确定、时序关系、功能框图与模块划分、调度与控制方法等；然后依据模块设计进行模块HDL代码的输入与功能仿真，功能仿真采用HDL仿真工具Modelsim10.1a；完成功能仿真后再QuartusII平台