微波锁相环原理与测量.docVIP

微波锁相环原理与测量 实验目的 了解锁相回路( Phase-Locked Loop, PLL )之工作原理； 利用实验模块的实际测量使学生了解微波锁相环的特性； 了解ADF4118频率合成器的基本特性。 实验原理 （一）微波锁相环的基本原理 锁相回路(Phase-Locked Loop, PLL)，是由相位检测器(Phase Detector, PD)、回路滤波器(Loop Filter, LPF)及压控振荡器(Voltage Controlled Oscillator, VCO)所构成的回授电路，其架构如图17-1所示。 在图17-1 的回路中，相位检测器负责接收参考信号U1 及压控振荡器的输出信号U2，并输出相位误差信号Ud，再经过回路滤波器滤除相位误差信号中的高频信号及部分噪声，剩下的只有直流电压Uf，再将此直流电压送到压控振荡器来控制振荡器的输出信号频率。当压控振荡器的输出信号之频率及相位与参考信号的频率及相位不相同时，这个过程将持续被进行，直到将压控振荡器的输出信号之频率及相位修正到与参考信号之频率及相位皆相同时为止。 图17-1 锁相回路架构图 传统的锁相回路包括相位检测器、压控振荡器及回路滤波器都以模拟电路设计制作，且整个系统可用线性的模型来近似，因此我们将传统的锁相回路称为线性锁相回路(Linear PLL, LPLL)。后来因为集成电路技术的发达便尝试将相位检测器利用数字电路来制作，而压控振荡器以及回路滤波器仍是以模拟电路设计制作，这类的锁相回路称为数字锁相回路(Digital PLL, DPLL)，目前在RF 电路中经常采用此种架构。另外尚有将相位检测器、压控振荡器以及回路滤波器都以数字电路制作的全数字锁相回路(All-DigitalPLL, ADPLL)及完全利用软件来设计的软件锁相回路(Soft PLL, SPLL)，但是此两种架构须配合数字信号处理(Digital Signal Processing, DSP)的技术，因此目前较少应用在射频电路设计上。 在语音或数据通讯上所采用的锁相回路大多使用频率合成器 (Frequency Synthesizer)的架构来设计，因为频率合成器架构下的锁相回路最大的优点是能让通讯机拥有信道选择的功能。图17-2为频率合成器架构之锁相回路方块图，当相位检测器之输入信号的频率相等时，即是： 式（17-1） 图17-2 频率合成器架构之锁相回路方块图 且已知除频器之输出与输入信号频率间的关系为： 式（17-2） 由式(17-1)及式(17-2)可推得锁相回路的输出信号频率为： 式（17-3） 因此，我们若要产生参考频率之整数倍的输出频率时，只要调整适当的除频器值N即可，如此便大大的提升了锁相回路的功能及使用的范围。 目前大部分的锁相回路制作是采用如图17-3所示的电路架构，参考信号及压控振荡器的输出信号分别经过各自的除频器除频，使两个信号的频率降到低频后再送到相位检测器作比较，如此相位检测器便可用数字电路来制作。而目前集成电路的技术成熟且普及，所以可将相位检测器及除频器制作成一颗IC，使得PLL 的设计较为简便且可缩小电路的体积。本实验所制作之锁相回路亦是利用此种结构。 如图17-3，本章主要重点在介绍频率合成器集成电路及回路滤波器两个部分。不过在介绍频率合成器集成电路之前，我们先来看看如何由数字电路来设计相位检测器。 图17-3 实际应用之锁相回路方块图 图17-4 相位检测器电路图 图17-4 为数字式相位检测器电路图，它包含两个D 型正反器(D-Flip Flop)，两个晶体管开关所组成的充电帮浦(Charge Pump)，一个NOT 闸及一个AND 闸，正反器上的CK 为CLOCK，CLR 为CLEAR。参考信号U1 由上面的D 型正反器之CK 输入，另一输入信号U2 由下面的D 型正反器之CK 输入，两个D 型正反器的输出分别表示为UP及DN，整个相位检测器的输出为Ud。UP、DN 与输出状态之关系如表17-1 所示，其中当UP 与DN 同时为1 时，因为有AND 闸的关系，因此两个D 型正反器同时被关闭，所以两个晶体管开关不会同时打开，如此电源才不会短路。整个相位检测器的状态图如图17-5 所示，当U1 信号正缘触发时则向右跳一个状态，若右边无其它状态时则保持原状态不变。当U2 信号正缘触发时则向左跳一个状态，若左边无其它状态时则保持原状态不变，各个状态所代表的意思如表