基于改进型Q矩阵LDPC编码的硬件实现.pdfVIP

Application ofIntegrated Circuits 基于改进型Q矩阵LDPC编码的硬件实现 诸 叶 ，张福 洪 ，方洪灿 (杭州 电子科技 大学 通信工程学院 ，浙江 杭 州 310018) 摘 要 ：在 DVB-S2中使用LDPC码 ，设计 了一种准规则 Q矩阵 LDPC码编码器。其编码复杂度 与 信息位 的长度成正比，有效降低 了编码复杂度和设计难度 。根据具体 实现要求 ，在 QuartuslI平 台上用 FPGA 实现 了可变码率及码 长的编码 器 。结果证 明其硬件 资源 占用很 少，实现 比较 简单 。 关键词 ：LDPC码 ；编码器 ；Q矩阵 中图分类 号 ：TN911．22 文献标 识码 ：A Hardware implementation ofLDPCcodingbasedonanimprovedQ matrix ZHU Ye，ZHANG Fu Hong，FANG Hong Can (InstituteofCommunicationsEngineering，HangzhouDianziUniversity，Hangzhou310018，China) Abstract：A quasi-regularLDPC codesencoderbasedonQ-matrixisdesignedandimplemented．Theencoderisdevisedon the parity-check matrix ofthe codes directly，and its complexity is proportionalto the length of information bits，which brings the advantage oflow difficultyand complexity in hardware implementation．The encoderofvariable bitrate，code length isrealized with FPGA onQuartuslI．Itscompilationreportshowsthatitemployslittlelogicresourceandcanberealizedsimply． Keywords：LDPCcode；encoder；Q-matrix 低密度奇偶校验 (LDPC)码是 Gallager于 1962年 提 矢量 中每一个元素 的值表示矩阵中 “1”元素所在行 的位 出 的一种 基 于稀 疏 矩 阵 的线 性 分 组码 ，具有 能够 逼 置 ，按从上到下 的顺序计数 。例如 ，用皇后算法 搜 索 近香农极限的优 良特性 。基于 Q矩 阵的准规则 LDPC 一 个 n=5的 Q矩 阵 ： 码 由一组循环 正交 Q矩 阵构成 ，能根据 给定 的码率 1 0 0 0 0 和码长设计校验矩 阵 H，使 Q矩 阵 LDPC码 的码长 和 0 0 0 1 0 码率 的取值具 有更大 的灵 活性 。为 了符 合实 际情况 0 l 0 0 0 中的可变码率 、可变 码长 ，本 文设计 了一种直接 基于 0 0 0 0 1 准规则 Q矩 阵 ，码 率分别 为 1／2、5／8，码 长分别 为短 0 0 1 0 0 码 中的 192、40。根 据 具 体 要 求 ，实 现 了变 码 率 的 Q 的上标表示矩阵的维数 ，下标表示在维数为 5的Q LDPC编码 。本 文 只实现 了针 对 性 的可 变 ，没 有 实现 矩 阵 的集合 中任取一个矩 阵作为第一个矩 阵 。Q。也可 任 意可 变 。 以表示成含有 5个元素 的矢量 Q15=(1，3，5，2，4)，其 中 1编码 原理 1【]