VHDL设计多功能数字钟.pdfVIP

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2017-08-27 发布于河南
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VHDL设计多功能数字钟.pdf

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EDA 期末作业班级：020914 （一）选题目的学习使用QuartusII 9.0,巩固已掌握的EDA 知识，增强自己的动手实践能力。（二）设计目标实现多功能数字钟的设计，主要有以下功能： ①计时,并且可以24 小时制和12 小时制转换。 ②闹钟 ③整点报时 ④秒表（三）实现方案该课题的实现过程大体如下：先对 4MHZ 的信号进行分频使其变为 1HZ；将该信号加入计数器中（模60 和模24/12）实现基本时钟功能；然后在此基础上加入闹钟，秒表，整点报时， 24/12 小时制转换模块；最后在动态显示电路中实现上述功能。闹钟整点报时动态分计显输示出频时电器器路秒表 2 4 / 1 2 小时转换（四）设计过程、模块仿真及实现结果一、分频器分频器的VHDL 语言为（4M 分频） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpinqi is port( clk_in : in std_logic; clk_out : out std_logic); end fenpinqi; architecture behivor of fenpinqi is signal cou : std_logic_vector(21 downto 0); begin process(clk_in) begin if clk_inevent and clk_in=1 then cou=cou+1; end if; end process; process(cou) begin clk_out=cou(21); end process; end architecture behivor; 完成4Mhz 到1hz 的转换仿真结果略。二、计时器（模60，模24，模12）模60 设计的电路图如下模24/12 计数器如下合成模块分别如下仿真波形如下 M60 波形分析：ql[3..0]从0 变到9，qh[3..0]从0 变到5，当clk 经过60 个周期后，co 输出一个脉