同步计数器实验指导书.pdfVIP

长安大学 电子与控制工程学院 电子科学与技术系 实验五 同步计数器 一、实验目的： 设计一个同步二十四进制计数器，理解触发器同步计数工作机制，掌握同步 触发控制的 VHDL 描述方法以及异步清零的描述方法。 二、实验条件： 1. 安装 WindowsXP 系统的 PC 机； 2. 安装 QuartusII6.0 EDA 软件； 3. GW48 型 SOPC 开发平台； 三、实验要求： 通过 VHDL 编程，实现一个同步二十四进制计数器，要求有 1 个异步清零 端、1 个时钟脉冲输入、驱动 7 段数码管显示的个位和十位信号端，具体接口说 明如下图所示。 cnt24 clk ：计数时钟脉冲输入； clr ：异步清零信号，高电平有效，此时输出显示为“00 ”； clk ten[6..0] ten[6..0] ：十位数的 7 段数码管显示输出； clr one[6..0] one[6..0] ：个位数的7 段数码管显示输出； co inst 首先在 QuartusII 上进行功能和时序仿真，之后通 过器件及其端口配置下载程序到 SOPC 开发平台中。在硬件实现中，要求： 1. 用实验平台的按键实现清零(clr) ： 注：采用模式 2 的输入方式，要求使用键 1 实现清零(clr) 。(模式 2 的I/O 设置见 附录) 2. 用实验平台的数码管实现计数输出的显示： 注：要求使用数码管 8 显示十位、数码管 7 显示个位。 十位 个位 显示 显示 清零 3. 用实验平台的 LED 发光阵列的 LED8 显示进位信号，要求当数码管输出“23 ” 时，进位输出有效。 - 1 - 制作人：程鸿亮 长安大学 电子与控制工程学院 电子科学与技术系 进位输出 ⒈ ⒉ ⒊ ⒋ ⒌ ⒍ ⒎ ⒏ ⒐ ⒑ ⒒ ⒓ ⒔ ⒕ ⒖ ⒗ 4. 计数器的时钟信号采用实验平台的 clock0 时钟资源： I/O 板上的 clock0 时钟资源 可以通过跳线选择不同的时钟频率，clock0 的时钟范围是0.5Hz～20MHz 。 此频率不能选择的太高，一般应选择 16Hz 以下，同学们可以调节此跳线观察计 数效果。 注：开发平台的适配板上有 20MHz 时钟资源，通过适配板上的跳线可以选择采 用适配板的固定 20MHz 频率信号或者 I/O 板上的 clock0 时钟资源(此两类时钟在 管脚映射表中都称为 clock0，当然对于此实验计数时钟频率不能太高，所以必须 通过跳线选择较低的频率) ，适配板上的跳线如下所示： 适配板 跳线置右：连接 I/O 板上的 clock0； 跳线置左：选择适配板上的 20MHz 时钟。 四、实验步骤： 1. 打开 QuartusII 软件，建立一个新的工程： 1) 单击菜单 File\New Project Wizard… - 2 - 制作人：程鸿亮 长安大学 电子与控制工程学院 电子科学与技术系 2) 输入工程的路径、工程名以及顶层实体名。 3) 单击 Next按钮，