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DC、Astro设计流程初级手册 实验数据在219.223.169.103上：for_all_课件/design_flow_ralative/df_tut4sz.tar.gz Linux解压：%tar zxvf df_tut4sz.tar.gz （%符号表示在Linux界面下直接输入命令） 直接可用 注意：不要在widows下解压，否则库文件格式会出问题。 第一部分 逻辑综合 这一部分主要在目录syn下进行。 第一节 数据准备（此部分已完成，下面的文字仅作说明，无需操作） 首先把stand cell、pad和ram的db库拷贝到syn/library下，把源代码（.v）拷贝到了syn/source下，把dc的setup文件（.synopsys_dc.setup)拷贝到syn下，把综合的脚本（包括约束脚本）拷贝到syn/scripts下，并且创建了syn/output和syn/reports准备接收综合结果。 第二节 运行Design Compiler进行逻辑综合 进入syn目录，在tcl模式下启动综合器： %dc_shell-t 调用tcl脚本进行综合： dc_shell-tsource scripts/run.tcl 这一步可以自动完成整个综合过程。具体细节可参见syn/ scripts下的run.tcl和cons.tcl文件。完成以后，可以看到syn/output和syn/reports目录下有相应的文件输出。 退出dc_shell-t。 第三节 数据分析 综合过程中在syn/output下产生了4个文件，其中sdf是标准延时文件，用于仿真时的时序反标，sdc是标准的约束文件，用于约束后面的布局布线。 在syn/reports目录下产生了时序和面积的报告。从报告文件中可以看出，时间上，最大的slack为-0.51ns，相对于时钟周期8ns较小，基本上可以进行布局布线。总面积约为0.228um2，且大部分为pad所占。这是我们进行下一步布局布线的依据。 说明： 1、因为setup timing往往是比较关键的，我们综合时使用了slow库作为目标库。 2、综合时，把stand cell（sc）的库设为target_library，把sc、io、ram以及sythetic_library通通设为link_library。 3、输入驱动和输出负载使用pad模型模拟实际的驱动和负载。 4、input_delay通常设为时钟周期的60%左右，output_delay大约设为时钟周期的30%。 5、把设计中pad和ram相应的cell设为don’t_touch。 6、主要是考虑到我们加的约束比较严，因此可以接受-0.51ns的slack作为布局布线的起点。 第二部分 布局布线 这一部分主要在目录P-R下进行。 第一节 数据准备（黑体字部分需要操作完成） 首先，把stand cell、pad和ram的milkyway库拷贝到P-R/ref_lib下，把布局布线的脚本拷贝到P-R/script下，把和工艺相关的文件拷贝到P-R/star_rcxt和P-R/tech下，把层次定义文件拷贝到P-R/map下，并且创建了P-R/design_data和P-R/report两个空目录。 另外，我们还需要将综合得到的syn/output目录下的fifo_mapped.v和fifo_mapped.sdc文件拷贝到P-R/design_data目录下。 第二节 布局布线 1、创建milkyway设计库（参见Astro培训教材lab5a的task1和task2） 1）在P-R目录下启动Astro。 2）在Astro界面中选择菜单Tools - Data Prep，此时可以看到Astro菜单栏的条目发生了变化。 3）选择菜单Library - Create…，弹出对话窗口。 在Library Name中填入fifo，在Technology File Name中填入tech/umc18_6lm.tf，打开Set Case Sensitive选项，点击”OK”。（忽略warning，下同）之后可以发现多了P-R/fifo目录，这就是当前设计库所在目录。 4）Library - Add Ref… Library Name填入fifo，Ref Library Name填入ref_lib/sc，点击Apply。 Ref Library Name填入ref_lib/io，点击Apply。 Ref Library Name填入ref_lib/ram，点击OK。 5）Library - Show Refs… Library Name填入fifo，点击OK。可以看到sc、io和ram的库已经绑定到设计库了。 6）Netlist In - Verilog In… Ver