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sunwq@sjtu.edu.cn sunwq@sjtu.edu.cn sunwq@sjtu.edu.cn 门电路补充内容 孙卫强 sunwq@sjtu.edu.cn CMOS反相器 Rp：PMOS管的电阻，Rn：NMOS管的电阻 电阻性负载CMOS反相器的电阻模型 电阻性负载的 戴维宁等效电路 Rp：PMOS管的电阻，Rn：NMOS管的电阻 ? 电阻性负载CMOS器件的电阻模型（输出为低电平） VOUT = 3.33 ｘ［100/(100+667)］ =0.43V 电阻性负载的 戴维宁等效电路 电阻性负载CMOS器件的电阻模型（输出为高电平） VOUT = (5V-3.33V) * [667/(200+667)] + 3.33V = 4.61V 电阻性负载的 戴维宁等效电路 sunwq@sjtu.edu.cn 吸收电流和提供电流 吸收电流 提供电流 电阻性负载 电阻性负载 最大低态输出电流(mA) 最大低态输出电压(V) 最小高态输出电流(mA) 最小高态输出电压 (V) 负载 负载 上两个slides中吸收和提供电流各是多少？内部功耗是多少？ 非理想输入时电路的特性 Iwasted = 5/(400+2500) = 1.72mA 功耗：Pwasted = 5*Iwasted = 8.62mW Iwasted = 5/(4000+200) 功耗：Pwasted = 5*Iwasted 非理想输入时电路的负载特性 浪费的功率等于多少？ 电阻性负载的 戴文宁等效电路 CMOS电路的动态电气特性 现代电路设计正朝着纯CMOS技术的方向演进，而CMOS器件具有很高的输入阻抗，因此直流负载效应常常可以忽略不计 CMOS输入端、封装和内部连线具有相当大的电容 电容充放电时间是构成电路/器件时延的主要因素之一 CMOS转换时间分析 影响转换时间的因素 晶体管的导通电阻 驱动的输入端的电容 寄生电容的来源 输出电路，2-10pF 输出和其它输入的连线电容，1pF/英寸或更多 输入电路，2-15pF 转换时间分析的 等效电路 sunwq@sjtu.edu.cn CMOS转换时间分析—下降时间 其中RnCL为时间常数 tf = 8.5 ns 下降时间 sunwq@sjtu.edu.cn CMOS转换时间分析—上升时间 上升时间 其中RnCL为时间常数 tr = 17 ns CMOS电路的功率损耗 CMOS电路在状态不发生变化时，功耗很低?静态功耗，通常可以忽略 状态发生变化的过程中消耗可观的电能?动态功耗 1.由于转换瞬间T1和T2 瞬态导通而导致的瞬态导通功耗 PT=CPD×VCC2×f，其中： CPD：功耗电容 f：输出信号转换的频率 2. 对负载电容充放电导致的功耗 PL=CL×VDD2×f，其中： CL：负载电容 f：输出信号转换的频率 总功耗：P=PT+PL CMOS三态缓冲器 sunwq@sjtu.edu.cn 漏极开路CMOS与非门 集电极开路(OC) 门 TTL与非门电路 TTL反相器电路 OC门输出并联的接法 为OC输出并联电路选取合适的上拉电阻 参考阎石版“数字电子技术基础”【例2.4.4】 作业 12、22、24 * 三态缓冲器的用途：三态总线。使用三态缓冲器需要注意的是：如果两个电路同时向一个总线输出，并且试图让总线驱动为不同的状态，则总线上会出现非法值（非逻辑值）。 * 漏极开路输出电路在输出不为低态时由于至少有一个处于截至状态，因此表现为高组（未接到电路中）。漏极开路输出要求有一个上拉电阻，用于到高态的无源上拉。由低态到高态的时间常数为上拉电阻*CL，而由高态到低态的RC常数为导通电阻*CL。通常导通电阻（80欧姆）要比上拉电阻小，所以，漏极开路输出电路的下降时间比上升时间要短。为了降低上升时间，必须减小上拉电阻。但是由于IOLmax的限制，上拉电阻不能太小。 sunwq@sjtu.edu.cn sunwq@sjtu.edu.cn sunwq@sjtu.edu.cn * 三态缓冲器的用途：三态总线。使用三态缓冲器需要注意的是：如果两个电路同时向一个总线输出，并且试图让总线驱动为不同的状态，则总线上会出现非法值（非逻辑值）。 * 漏极开路输出电路在输出不为低态时由于至少有一个处于截至状态，因此表现为高组（未接到电路中）。漏极开路输出要求有一个上拉电阻，用于到高态的无源上拉。由低态到高态的时间常数为上拉电阻*CL，而由高态到低态的RC常数为导通电阻*CL。通常导通电阻（80欧姆）要比上拉电阻小，所以，漏极开路输出电路的下降时间比上升时间要短。为了降低上升时间，必须减小上拉电阻。但是由于IOLmax的限制，上拉电阻不能太小。