5.5 常见错误及原因分析.docVIP

5.5 常见错误及其原因分析 初学VHDL，往往会碰到不少问题和错误。例如：综合时出现警告和错误、编译无法通过等问题，使得设计无法实现；或者程序，综合等均通过，但不能得到正确的仿真结果，即所设计的硬件与原意要求不符等等。通过资料的收集和归纳，总结出以下一些注意事项，常见问题及错误，并提出改正方案，以供参考。 5.5.1 避免语法错误 VHDL规定了一些固定的描述格式，用于描述各种不同的功能，在Xilinx或Max+plusⅡ环境下，关键字会以蓝色显示，端口宽度会以紫色显示，以示区别，黑色字则是可由用户自定义的名称、数值等。下面几个简单的例子作说明： 1.端口的定义 端口的定义为：port ( 端口名，端口名：端口类型（空格）端口宽度)； entity sztop is Port ( clk : in std_logic ; ring , sz : out std_logic ; ――定义多个相同类型的端口，用逗号格开 hour : in std_logic_vector(3 downto 0) ; ――4位数据 sec : out std_logic_vector(6 downto 0) ――7位数据 ); end sztop; 2. 信号和变量的定义 信号定义：SIGNAL 信号名： 数据类型 ； signal a : std_logic; signal b : std_logic_vector(2 downto 0); 变量定义：VARIABLE 变量名 : 数据类型 ; variable c0 , c1 : integer ; variable d : integer range 0 to 256; variable cnt : std_logic_vector(3 downto 0); 3. CASE语句 case seg is when 0000 = q =0000001; when 0001 = q =1001111; when 1001 = q =0000100; when others = q =1111111; end case; 初学者要紧记这些语法结构，特别注意标点符号的用法，从而避免编程时可能出现的大量小错误。 5.5.2 信号与变量 信号与变量都可以用于描述器件内部结构，两者的区别如表5.5.1所示。 表5.5.1 信号与变量的区别 信号 变量 基本用法 电路中的信号连线 进程中局部数据存储单元 适用范围 在整个结构体内的任何地方都能使用 只能在所定义的进程中使用 定义位置 进程外部 进程内部 赋值符号 = := 多次赋值 在进程的最后才对信号赋值 立即赋值 初学编程时经常出现的错误是信号或变量的定义位置混淆，如果在进程外部定义变量，或在进程内部定义信号，综合时就会出现Unexpected symbol read的错误。对信号赋值的符号是 “=”，对变量的赋值符号是“:=”，如例5.5.1所示。编程时应正确使用。 【例5.5.1】 entity multiclock is Port ( clk:in std_logic; ps: out std_logic); end multiclock; architecture Behavioral of multiclock is signal ps0: std_logic; --定义信号 begin process(clk) variable clk1:integer range 0 to 32 ; --定义变量 begin if clkevent and clk=1 then clk1:=clk1+1; --变量赋值 if clk1=16 then ps0=1; --信号赋值 elsif clk1=32 then ps0=0; clk1:=0; end if; end if; ps=ps0; end process ; 下面举例说明信号与变量用法的区别: 【例5.5.2】 entity dff is Port ( clk,d: in std_logic; q: out std_logic); end dff; architecture Behavioral of dff is signal a,b: std_logic; begin process(clk) begin if clkevent and clk=1 then a=d;b=a;q=b; end if; end process; end Behavioral 【例5.5.3】 entity dff1 is Port ( clk,d: i