文电子技术课程设计报告.docVIP

一、设计正文 1.1课程设计题目：数字钟的设计与制作 1.2课程设计题目分析 1.2.1设计要点 1、设计一个精确的秒脉冲信号产生电路 2、设计60进制、24进制计数器 3、设计译码显示电路 4、设计操作方面的校时电路 1.2.2 工作原理 数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可以实现一天24h的累计。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。其数字电子钟系统原理框图如图1所示： 图1 数字钟组成原理框图 1.3课程设计的电路设计部分 1.3.1 秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 1、 振荡器: 通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。 2、 分频器：分频器的功能主要有两个：一是产生标准秒脉冲信号，一是提供功能扩展电路所需要的信号。 秒脉冲信号发生器的连接电路如图2所示： 图2秒脉冲发生器 1.3.2 秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS161D构成。 1、60进制计数器 由74LS161D构成的60进制计数器，将一片74LS90设计成10进制加法计数器，另一片设置6进制加法计数器。两片74LS161D按反馈清零法串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲CP1。图3电路为秒计数器，图4为分计数器。 图3 秒计数电路 图4分计数电路 2、24进制计数器 由74LS161D构成的二十进制计数器，将一片74LS161D设计成4进制加法计数器，另一片设置2进制加法计数器。即个位计数状态为Qd Qc Qb Qa = 0100十位计数状态为Qd Qc Qb Qa = 0010时，要求计数器归零。通过把个位Qc、十位Qb相与后的信号送到个位、十位计数器的清零端，使计数器清零，从而构成24进制计数器。电路图如图5所示: 图5时计数电路 1.3.3 译码显示电路 译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。用与驱动LED七段数码管的译码器常用的有74LS248D。74LS48是BCD-7段译码器/驱动器，输出高电平有效，专用于驱动LED七段共阴极显示数码管。若将秒、分、时计数器的每位输出分别送到相应七段译吗管的输入端，便可以进行不同数字的显示。在译码管输出与数码管之间串联电阻R作为限流电阻.译码显示电路如下图6所示： 图6译码显示电路 1.3.4 校时电路 校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行校时。其原理为：当与非门的一个信号输入端为1，另一端信号输入端为1或0，则输出为1或0，即信号能通过；当与非门的一个信号输入端为0，不论另一端的信号输入为0或1，输出端总为1，即信号不能通过。J4是校正电路的总开关，J1、J2分别是时校准、分校准开关。不校准时，J4开关是向上关闭的。当校准时位时，需要把J4开关向上打开，然后用手拨动J1开关，来回拨动一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把J4开关闭上。校准分位时和校准时位的方法一样。其电路图如图7如下: 图7校正电路 1.4课程设计的电路总体图：如图8所示 图8 设计电路总图 1.5仿真 仿真的目的：查看连接的电路是否可以按照电路的设计达到所想要的结果。 仿真的具体操作：J1为时校准开关，J2