Verilog HDL 数字系统设计及实践 第7章 各层次Verilog描述形式和电路建模.pptVIP

* 第7章 各层次Verilog描述形式和电路建模 Verilog HDL 数字系统设计及实践 学习指南 【知识目标】 （1）掌握各抽象层次的Verilog HDL描述形式； （2）了解Verilog HDL描述形式和实际电路建模的区别和联系； （3）了解基础的Verilog HDL仿真机制。 【技能目标】 （1） 利用各抽象层次的Verilog HDL描述形式进行电路建模； （2） 掌握基础的Verilog HDL仿真机制。 【重点难点】 （1） Verilog HDL仿真机制； （2） 各种描述形式如何在仿真中实现电路功能。 7.1 基本的数字电路单元模块 图7.1 利用电路基本单元模块构建数字电路 对RTL代码进行综合的过程，就是试图用这些单元模块来构建与RTL代码功能相同的门级电路的过程。 在数字电路中常用的电路基本单元模块有：各种组合逻辑门、边沿触发的D触发器、D锁存器、RAM存储器等等。 7.1 基本的数字电路单元模块 图7.2 各种数字电路建模形式 (a)组合逻辑建模 (b)同步时序逻辑建模 (c)异步时序逻辑建模 7.2 各抽象层次的Verilog HDL描述形式 Verilog HDL的描述形式可概况分为：门级描述（或称层次化描述）、数据流描述 和行为描述。不同层次的描述形式通常都可以用来对同一个功能电路进行建模，即它 们综合处理的电路结构都是相同的。 图7.3 不同抽象层次Verilog HDL描述层次 7.2 各抽象层次的Verilog HDL描述形式 7.2.1各层次描述进行组合逻辑建模 【例7.1】利用门级描述、数据流描述和行为描述来进行组合逻辑建模。分别使用三种描述形式构建2位宽输入，4位宽输出的2-4译码器电路。为简化设计，该2-4译码器不带使能端口。 // example_7_1_a: 2-4 binary decoder with gate-level description. // 2-4译码器门级（层次化）描述 module binary_decoder_2_4_gate ( input [1:0] i_dec, output [3:0] o_dec ); wire dec0_n; wire dec1_n; not n0 (dec0_n, i_dec[0]); not n1 (dec1_n, i_dec[1]); // 译码输出逻辑，输出端口的每一个位通过一个与门与输入 // 端口的一个编码组合连接。 7.2 各抽象层次的Verilog HDL描述形式 and a0 (o_dec[0], dec1_n, dec0_n); and a1 (o_dec[1], dec1_n, i_dec[0]); and a2 (o_dec[2], i_dec[1], dec0_n); and a3 (o_dec[3], i_dec[1], i_dec[0]); endmodule 图7.4 2-4译码器门级描述连接示意图 7.2 各抽象层次的Verilog HDL描述形式 // example_7_2_b: Latch modeling with data stream-level description. // 锁存器的数据流描述 module latch_stream ( input D, input EN, output Q, output QN ); wire net0, net1; assign net0 = D EN; assign net1 = ~D EN; assign #1 Q = net0 | ~QN; assign #1 QN = net1 | ~Q; 7.2 各抽象层次的Verilog HDL描述形式 // example_7_2_c: Latch modeling with behavioral description. // 锁存器的行为描述 module latch_bhv ( input D, input EN, output reg Q, output QN ); always @ (EN or D) if (EN) Q = #1 D; assign QN = ~Q; endmodule 7.