第十一章 模拟量输入输出通道接口.pptVIP

11.2.5 16位D/A转换器MAX5631及其接口 1．MAX5631的内部结构 2．MAX5631的引脚特性 3．MAX5631的输入字及工作模式 4．MAX5631与AT89C51的接口 1．MAX5631的内部结构 2．MAX5631的引脚特性 MAX5631共有64个引脚，大致可分成以下几类： （1）输出类：该类引脚主要有OUT0~OUT31共32个输出端。 （2）电源类：其中第4脚VLDAC为D/A数模转换器的+5V供电电源。第9脚VLOGIC为+5V逻辑电源，第14脚VLSHA为+5V采样保持电源。16脚、32脚、46脚为负电源VSS，17脚、39脚、48脚为正电源VDD。13脚为数字地DGND，15脚、25脚、40脚、55脚、62脚为模拟地AGND，63脚为电压参考输入VREF。 （3）控制类：其中第5脚为复位输入，6脚为片选输入，10脚IMMED为立即更新模式，18脚、33脚、49脚为输出箝位电压低位CL。31脚、47脚、64脚为输出箝位电压高位CH。 （4）串行接口类：7脚DIN为串行数据输入，8脚SCLK为串行时钟输入。 （5）时钟类：11脚ECLK为外部时序时钟输入，12脚CLKSEL为时钟选择输入。 3．MAX5631的输入字及工作模式 （1）输入字 MAX5631的转换过程是先从串行数据端DIN送进要转换的16位数据D15~D0，高位在前，低位在后。然后送进地址A4~A0，这5位地址通过编码来选择输出通道号。 （2）工作模式 顺序模式 默认；内部时序控制器按顺序循环访问SRAM，并将对应的数字量装入DAC，同时更新相应的采样保持器。 立即更新模式 用于更新单片SRAM的内容，同时更新相应的采样保持放大器输出。 猝发模式 一种高速装入多地址SRAM的方法，但此时数据不被立即更新，而只有在数据猝发装入完成并将控制返回到时序控制器后才进行更新。 4．MAX5631与AT89C51的接口 11.3.5 16位A/D转换器AD7701及其接口 1．AD7701的内部结构 2．AD7701的引脚特性 3．AD7701与AT89C51的接口 1．AD7701的内部结构 2．AD7701的引脚特性 Mode（引脚1）：串行接口工作方式选择。接+5V电源电压，工作于同步内部时钟通讯方式；接-5V电源电压，工作于异步通讯方式；接数字地，工作于同步外时钟通讯方式。 CLKIN、CLKOUT（引脚2，引脚3）：使用内部主时钟时，此两引脚接晶振；使用外部时钟时则由CLKIN端输入时钟信号。 SC1、SC2、CAL（引脚4，引脚17，引脚13）：系统校准及校准选择端。 DGND（引脚5）：数字地。 DVSS、AVSS（引脚6，引脚7）：数字、模拟负电源，接-5V。 AGND（引脚8）：模拟地。 AIN（引脚9）：模拟电压输入端。 VREF（引脚10）：参考电压输入端。 （引脚11）：睡眠方式选择端，接低电平处于睡眠方式，此时功耗仅为10μW。 （引脚12）：单双极性选择端，接高电平为双极性输入，接低电平为单极性输入。 AVDD、DVDD（引脚14，引脚15）：模拟、数字正电源，接+5V。 （引脚16）：片选端，此引脚为低电平时，串行口发送数据。 （引脚18）：数据准备端，在数据寄存器内数据准备好时为低电平，而数据传送完毕后为高电平。 SCLK（引脚19）：串行时钟端，在同步外部时钟或异步通讯时为时钟输入端。在同步内部时钟工作方式时为时钟输出端。 SDATA（引脚20）：串行数据输出端，由MODE引脚决定输出模式。 3．AD7701与AT89C51的接口 11.3.4 12位A/D转换器AD574A及其接口 1．AD574A的内部结构和控制逻辑 2．AD574A的输入连接与校准 3. AD574A与CPU的接口 1．AD574A的内部结构和控制逻辑 （1）内部结构 （2）引脚特性 （3）控制逻辑 A0 VEE CE BIP OFF 12/8 R/C CS DGND 20VIN 10VIN REF IN AGND REF OUT VCC STS DB11～DB0 控制逻辑 SAR 时钟 输出 缓冲器 D/A 转换器 基准 + _ 输入 量程 变换 图11-13 AD574A的逻辑结构框图 VLOGIC 表11-1 AD574A控制信号逻辑功能 禁止 禁止 功 能 启动12位转换 启动8位转换 输出数据格式为并行12位 输出数据是8位最高有效位 输出数据是4位最低有效位 1 A0 × × × 1 0 0 × 12/ 8 × × × +5V 数字地 数字地 × × 0 0 1 1 1 R/C CE 0 × 1 1 1 1 1 × CS 1 0 0 0 0 0