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第十章 可编程逻辑器件 第10章可编程逻辑器件 PLD概述 PLD内部包含有丰富的逻辑部件（如各种门电路、开关、触发器等）和连线，各逻辑部件相互不连接或局部连接。 用户可通过配置器件内部逻辑部件的互连关系、分配PLD管脚的用途，即所谓的编程，实现多种逻辑功能。 同一种PLD器件，其内部逻辑部件的互连关系不同、引脚的分配方案不同，实现的逻辑功能也不同，给使用者带来了极大的方便 PLD的开发流程图 编程的目标文件 .POF文件 SRAM目标文件(.SOF) JEDEC文件(.JED) 十六进制(Intel格式)文件(.HEX) Tabular文本文件(.TTF) 串行位流文件(.SBF) PLD开发软件 Logical Devices 公司的CUPL软件 Data I/O公司的ABEL软件 Xilinx 公司的Fundation 软件 Altera 公司的MAX+PLUS Ⅱ软件 Lattice公司的ISP Synario System软件 通常这些软件只能开发本公司生产的器件。 PLD编程器 Xeltek公司的SUPERPRO系列编程器 Microcontrollers（如：INTEL公司的8751H、8796BH等）； PLD器件（如各种PAL、GAL器件、XILINX公司的XC7372-68PL(159) 等CPLD器件、 Lattice 公司的 ispLSI1016-44PL(60)、ispLSI1032-84PL(62)等ispLSI器件的编程。 LDPLD的分类与结构 10.6 可编程阵列逻辑 PAL 除了具有与阵列和或阵列以外，还有输出和反馈电路： 专用输出结构 可编程输入/输出结构 寄存器输出结构 异或输出结构 图10.5.5 异或输出结构 =1 1 增加了异或门，使时序逻辑电路的设计得到简化。 例1：用PAL设计一个带使能端（低电平有效）的2/4线译码器，输出低电平有效。 解：使能输入：?EN； 译码地址输入：A1和A0； 输出为：?Y0,?Y1,?Y2,?Y3。 由真值表可知： ?Y0=?A1?A0, ?Y1=?A1A0,?Y2=A1?A0,?Y3=A1A0, 最好选用低电平输出有效的专用输出结构或可编程I/O型PAL。由要求有使能输出，应选用带有三态输出的PAL器件。选用PAL16L8器件实现的简化示意如图： ? ? ?1 1 ? EN ? ? ?1 1 ? EN ? ? ?1 1 ? EN ? ? ?1 1 ? EN 1 1 1 EN A0 A1 Y0 Y1 Y2 Y3 例1实现电路图 10.7 通用阵列逻辑 GAL 一、GAL16V8总体结构 8个输入缓冲器（引脚2~9） ； 8个输出缓冲反相器（引脚12~19） ； 8个输出反馈/输入缓冲器（既可做输入也可做输出），因此为16V8； 1个时钟输入缓冲器； 1个选通信号输入反相器； 20个引脚的器件； … … … … 1 1 1 1 EN 19 2 7 0 0 3 1 CLK OLMC （19） 1.8×8个与门，可实现64个乘积项(Product Term)。 2.每个与门有32个输入端（每个乘积项可包含16个变量）。 3.每个输出端最多只能包含8个乘积项，当表达式逻辑化简后，乘积项数多于8个时，则必须适当拆开，再分配给另一个OLMC。 4.最多有16个引脚作为输入端（指16个输入变量，CLK不属于输入变量），最多有8个引脚作为输出端。 二、输出逻辑宏单元（OLMC） 1. OLMC的结构： (1)8输入的或门 (2)异或门：控制输出信号的极性 高电平有效 低电平有效 (3)DFF (4)4个多路选择器 ①乘积项多路选择器(PTMUX — Product Term Multiplexer) ②三态多路选择器(TSMUX) ③输出多路选择器(OMUX) ④反馈多路选择器(FMUX) 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 I/O（n） Q 来自邻级输出(m) AC0 AC1(n) AC1(m) 12、19号OLMC中的FMUX：AC0为SYN，AC1(m)为SYN。 图10.6.2 OLMC的结构框图 表10.7.1 FMUX的控制功能表 低电平“0”(地) 0 × 0 邻级(m)输出 1 × 0 本单元I./O端 × 1 1 本单元触发器Q端 × 0 1 反馈信号来源 AC1(m) AC1(n) AC0 * * *在OLMC(12)和OLMC(19)中SYN代替AC0，SYN代替AC1(m)。 2.GAL1