第2章_EDA流程与工具.ppt

* * * EDA技术实用教程 第2章 EDA设计流程及其工具 第2章 EDA设计流程及其工具 本章首先介绍FPGA/CPLD开发和ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后就MAX+plusII的基本情况和EDA重用模块IP作一简述。 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 2.1 FPGA／CPLD设计流程 应用FPGA/CPLD的EDA开发流程: 2.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入 图形输入 原理图输入 状态图输入 波形图输入 2. HDL文本输入 2.1.1 设计输入(原理图／HDL文本编辑) 与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog源程序，进行编辑输入。 应用HDL的文本输入方法克服了原理图输入存在的弊端，为EDA技术的应用和发展打开了一个广阔的天地。 2.1.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应的映射关系。 2.1.3 适配 适配器也称结构综合器，将由综合器产生的网表文件配 置于指定的目标器件中，使之产生最终的下载文件。适配所 选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的 目标器件系列。 2.1.4 时序仿真与功能仿真 时序仿真 功能仿真 接近真实器件运行特性的仿真，仿真 文件中包含了器件硬件特性参数，因而， 仿真精度高。 直接对VHDL、原理图描述或其他描述 形式的逻辑功能进行测试模拟，以了解其实 现的功能是否满足原设计的要求，仿真过程 不涉及具体器件的硬件特性。 2.1.5 编程下载 通常，将对CPLD的下载称为编程(Program)， 对FPGA中的SRAM进行直接下载的方式称为配置 (Configure)但对于OTP FPGA的下载和对FPGA的专 用配置ROM的下载仍称为编程。 2.1.6 硬件测试 最后,将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。 2.2 ASIC及其设计流程 ASIC(Application Specific Integrated Circuits，专用集成电路)是相对于通用集成电路而言的，ASIC主要指用于某一专门用途的集成电路器件。ASIC大致可分为数字ASIC、模拟ASIC和数模混合ASIC。 2.2.1 ASIC设计方法 按版图结构及制造工艺不同，IC有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制: 根据芯片要实现的电路特性，定义芯片上所有晶体管的几何图形和工艺规则，将设计结果交IC厂商掩膜制造完成 半定制： 送IC厂商前以模块的形式完成初期布局工序，根据芯片要实现功能对半成品芯片布线掩膜最终完成全部制造工序。 ASIC设计方法 全定制法 半定制法 门阵列法 标准单元法 可编程逻辑器件法 2.2.2 一般ASIC设计的流程 系统规格说明 系 统 划 分 逻辑设计与综合 综合后仿真 芯 片 测 试 版 图 设 计 版 图 验 证 参数提取与后仿真 制版、流片 2.3 常用EDA工具 本节主要介绍当今广泛使用的以开发FPGA和CPLD为主的EDA工具，及部分关于ASIC设计的EDA工具。 EDA工具大致可以分为如下5个模块： 设计输入编辑器 仿真器 HDL综合器 适配器(或布局布线器) 下载器 2.3 常用EDA工具 2.3.1 设计输入编辑器 2.3.2 HDL综合器 2.3.3 仿真器 按处理的硬件描述语言类型分，HDL仿真器可分为： (1) VHDL仿真器。 (2) Veri