101设计方法与设计优化.pptVIP

【例10.6】设计可重用举例2 module adder( s1, s2, a, b, c ); output[4:0] s1, s2; input[3:0] a, b, c; reg[4:0] s1, s2; always @( a or b or c ) begin s1 = a + b; s2 = c + ( a + b ); end endmodule RTL图 可编程逻辑器件 第十章 设计方法与设计优化 教学重点 可综合的设计技术 可综合的结构 流水线设计技术 资源共享 有限状态机设计 多层次结构电路设计 阻塞与非组赛赋值 毛刺的消除 10.1 设计的可综合性 10.1.1 可综合的设计 综合过程 Verilog行为级或数据流电路建模 RTL级功能块 逻辑优化 优化后的门级网表 目标工艺 面积和定时约束 Verilog基本元素与硬件电路元件间的映射 数据类型 （wire, reg, integer…） 常量 语句 （if, case, assign…） 结构 （门, 模块…） 值 （0, 1, 无关值, 不定值…） 元件 （连线, 触发器, 寄存器, 锁存器, ALU, MUX…） 不使用initial、延时描述和forever、while、repeat 尽量采用同步方式 建议采用行为语句 always描述组合逻辑，敏感信号列出所有输入信号 尽量使用器件的全局复位端和时钟端 任务和函数通常被综合成组合逻辑 10.1.2 可综合的verilog结构 不支持===, !== 要求/, %除数是2的指数 运算符 +, -, *, %, , ~, |, ~|, ^, ^~ ==, !=, , ||, !=, , , ?:, {} √ 端口类型 input, output, inout √ parameter √ 数据类型 wire, reg, integer √ module, macromodule 可综合说明 Verilog结构 √ 条件语句 if-else, case, casex, casez, endcase 同一reg采用一种 过程赋值： 阻塞 =, 非阻塞 = √ 持续赋值 assign √ 基本门元件 and, nand, or, nor, xor, xnor, not buf, bufif1, bufif0, notif1, notif0 pullup, pulldown 可综合说明 Verilog结构 √ 编译向导 `include, `define, `ifdef, `else, `endif √ task, endtask √ function, endfunction √ 过程语句 always 块语句 begin-end √ 循环语句 for 可综合说明 Verilog结构 忽略 time weak1, weak0, highz0, highz1, pull0, pull1 忽略 wait small, large, medium specify scalared, vetored 忽略 延时控制 可综合说明 Verilog结构 忽略的verilog结构 fork-join force, release deassign, defparam, event cmos, nmos, rcoms, rnmos, pmos, rpmos ===, !== 不支持 assign等式左边含有变量 可综合说明 Verilog结构 不支持的verilog结构 table, endtable, primitive, endprimitive rtran, tran, tranif0, tranif1, rtranif0, rtranif1 initial 不支持 forever, while, repeat 可综合说明 Verilog结构 不支持的verilog结构 10.2 流水线设计技术 其它 逻辑 其它 逻辑 长延时 逻辑 输入 输出 其它 逻辑 其它 逻辑 输入 输出 寄 存 器 寄 存 器 流水线操作 【例10.1】非流水线 8位全加器 module adder8( cout, sum, ina, inb, cin, clk ); output[7:0] sum; output cout; input[7:0] ina, inb; input cin, clk; reg[7:0] tempa, tempb, sum; reg cout; reg tempc; always @( posedge clk ) begin tempa = ina; tempb = inb; tempc = cin; end alway