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电路设计中如何防止静电放电? 我们的手都曾有过静电放电(ESD)的体验，即使只是从地毯上走过然后触摸 某些金属部件也会在瞬间释放积累起来的静电。我们许多人都曾抱怨在实验室中 使用导电毯、ESD 静电腕带和其它要求来满足工业ESD 标准。我们中也有不少 人曾经因为粗心大意使用未受保护的电路而损毁昂贵的电子元件。 对某些人来说ESD 是一种挑战，因为需要在处理和组装未受保护的电子元 件时不能造成任何损坏。这是一种电路设计挑战，因为需要保证系统承受住ESD 的冲击，之后仍能正常工作，更好的情况是经过ESD 事件后不发生用户可觉察 的故障。 与人们的常识相反，设计人员完全可以让系统在经过ESD 事件后不发生故 障并仍能继续运行。将这个目标谨记在心，下面让我们更好地理解ESD 冲击时 到底发生了什么，然后介绍如何设计正确的系统架构来应对ESD。 简单模型 将一个电容充电到高电压(一般是2kV 至8kV)，然后通过闭合开关将电荷释放进 准备承受ESD 冲击的“受损”器件(图1)。电荷的极性可以是正也可以是负，因此 必须同时处理好正负ESD 两种情况。 图1：板级ESD 通常涉及机器模型(MM)和人体模型(HBM)。破坏受损电路的高 瞬态电压一般具有几个纳秒的上升时间和大约 100 纳秒的放电时