EDA技术与应用实验报告8位加法器的设计.docVIP

EDA技术与应用实验报告 实验、8位加法器的设计 1、实验目的 1、学习Quartus II/ISE Suite/ispLEVER软件的基本使用方法。 2、学习GW48-CK或其他EDA实验开发系统的基本使用方法。 3、了解VHDL程序的基本结构。 2、实验内容 设计并调试好一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器，并用GW48-CK或其他EDA实验开发系统进行硬件验证。 3、实验要求 1、画出系统的原理框图，说明系统中各主要组成部分的功能。 2、编写各个VHDL源程序。 3、根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。 4、记录系统仿真、逻辑综合及硬件验证结果。 5、记录实验过程中出现的问题及解决办法。 4位加法器原理图 8位加法器电路原理图 ADDER8B动态显示电路原理图 注：本设计中的8位二进制并行加法器是由两个4位二进制加法器级联而成的 4、VHDL源程序 1）4位二进制并行加法器的源程序ADDER4B.VHD --ADDER4B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT(C4: IN STD_LOGIC; A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC); END ENTITY ADDER4B; ARCHITECTURE ART OF ADDER4B IS SIGNAL S5: STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5, B5: STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN A5=?? A4; B5=?? B4; S5=A5+B5+C4; S4=S5(3 DOWNTO 0); CO4=S5(4); END ARCHITECTURE ART； 2）8位二进制加法器的源程序ADDER8B.VHD --ADDER8B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS PORT(C8:IN STD_LOGIC; A8:IN STD_LOGIC_VECTOR(7 DOWNTO 0); B8:IN STD_LOGIC_VECTOR(7 DOWNTO 0); S8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CO8:OUT STD_LOGIC); END ENTITY ADDER8B; ARCHITECTURE ART OF ADDER8B IS COMPONENT ADDER4B IS PORT(C4:IN STD_LOGIC; A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4:OUT STD_LOGIC); END COMPONENT ADDER4B; SIGNAL SC:STD_LOGIC; BEGIN U1:ADDER4B PORT MAP(C4=C8,A4=A8(3 DOWNTO 0),B4=B8(3 DOWNTO 0), S4=S8(3 DOWNTO 0),CO4=SC); U2:ADDER4B PORT MAP(C4=SC,A4=A8(7 DOWNTO 4),B4=B8(7 DOWNTO 4), S4=S8(7 DOWNTO 4),CO4=CO8); END ARCHITECTURE ART; CTRLS显示控制程序 --CTRLS.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.