Altera高性能DSP设计效能提高了一个数量级.pdfVIP

维普资讯 结。问题在于阱结的退出通道使用从阱到电源串联在一起 供高质量硅片，而较多掺杂质的衬底则从工作的器件区域 的较小晶体管。这就设置了一个与N阱结串联的适当阻抗， 吸收杂散电流。轻微掺杂质 的外延层和较多掺杂质的衬底 而N阱结将以极低的电流电平正向偏置寄生PNP晶体管的 形成的结提供内置场，将多数载流子引导至衬底，注入的少 基极一射极结。 数载流子也反射回外延层。结合的影响就是使保护环更加 图4显示另一个有问题布线的例子，其中较小簇的数 有效。 字逻辑布设在近邻高压 I／O单元处。图中显示物理上最接 最后，ESD保护结构会影响闩锁性能。简单的二极管 近垫片(pad)的标准单元门已经被驱动至闩锁并且被损坏。 结能够分流可能造成潜在有害的电流。这会增加给定输出 在随后的修改中，逻辑被移至更远，但仅在应用了保护条时 拓扑结构的闩锁免疫性。相反，具备双极特性的ESD保护 器件才会通过闩锁。物理隔离并不会确保闩锁免疫。互补 结构(如骤回或SCR结构)可能拥有低至足以被闩锁应力触 保护环有必要恰当地汇集由 I／O注入的少数载流子和多数 发的维持电流。因此，必须注意确保ESD结构在合理的过 载流子。 应力状况期间不工作。 结论 汽车工业中存在的严格元件认证程序要求芯片设计人 员从项 目的最早阶段就可恰当地解决闩锁故障方面的潜在 问题。未能满足特定的免疫性要求，可能导致延迟或重新开 始的设计工作，这将会使成本更为高昂。 第一步的分析能够预测闩锁阈值，而这应针对创建片外 连接的任何晶体管而进行。配备这方面的基础信息，设计人 图4 20VCMOS结构显示由不 良布线导致的闩锁损 员就能够运用最佳的布线惯例来减轻闩锁敏感性。单独对晶 体管进行物理隔离并不足以满足AEC—Q-10o或JEDEC闩锁 其它考虑 标准，虽然起始材料的选择将影响器件对闩锁的敏感度。建 外延起动材料的使用 已经成为降低闩锁敏感度 的一个 议设计人员在考虑闩锁的同时也采取措施确保ESD免疫性， 非常流行的选择。本质上讲，轻微掺杂质的外延层为 lC提 增强ESD保护措施，而非削弱闩锁免疫性。皿 Altera高性能DSP设计效能提高了一个数量级 Altero公司发布具有第二代模型 市场总监KenKarnofsky评论说：“DSP Builder工具 自动加入流水线级和寄 综合技术的DSPBuilder工具8．O。该 Builder是第二代基于模型的综合技 存器，通过时分复用生成高度优化的 技术使 DSP设计人员第一次能够 自 术 ，在设计高性能DSP时，客户可以借 功能设计，例如数字上变频(DUc)、下 动生成基于高级 Simulink设计描述 助该技术使用 Simulink作为建模、仿 变频(DDC)、峰值因子抑~U(CFR)和数 的时序优化．R11-代码。借助这一新的 真和实施环境。该技术大大提高了设 字预失真 (DPD)等。这大大提高了效 DSPBuilder,设计人员在几分钟 内就 计人员在AlteraFPGA上实现 DSP功 能，使用户能够迅速完成系统级设 可以实现接近峰值FPGA性能的高性 能时的效能。” 计，针对载波带宽、载波数、天线和分 能设计。和手动优化HDL代码需要数 设计无线基站多载波、多天线 RF 区变化轻松调整设计。DSPBuilder 小时甚至数天时间