一种基于VME总线双余度容错处理系统的设计与实现.pdfVIP

航空电孚技术 Avionics 衩 ELECTRONICTECHNOLOGY 3．2VME总线主访问操作的实现 UNIVERSEII结束传输周期。UNIVERSEII将本身驱 VME总线主模块进行的主访问操作可分为三步： 动的VME总线信号变为高阻态，并输出缓冲控制信 即请求总线、启动数据传输周期和释放总线。当数 号以控制总线隔离器将高位数据线和地址线输出变 据处理模块需要访问从模块时，也必须执行上述步 为高阻态 。之后 ，UNIVERSEII将BBSY*信号驱动 骤。但对于软件来说，数据处理模块对VME总线的 为高电平以表明释放数据传输总线占用权。 访问与一般存贮器访问没有差别 。VME总线接 口逻 数据处理模块在进行VME总线主访 问操作时， 辑完全对软件透明地实现了数据处理模块作为VME总 VME总线接口逻辑通过准备好保持并延长了数据处 线主模块对其它从模块的访 问。 理模块处理器的访存周期。这对系统效率是有影响 VME总线主访问的实现过程说明VME总线接口 的。为此，UNIVERSEII提供了写悬挂 (WritePosting) 主逻辑的工作原理： 功能。当执行写悬挂操作时，UNIVERSEII捕获局 (1)数据处理模块需要访问某个从模块，则该 部总线周期的地址、数据和控制信号后，立即响应 模块上的数据处理模块启动一个正常的局部总线读 局部处理器 。之后 ，UNIVERSEII请求VME总线， 写周期，读写地址为 目标从模块所 占VME总线地址 获得总线 占用权后启动并完成传输周期。这就消除 空间中的某个地址单元。 了局部处理器等待VME总线仲裁和总线传输完成的 (2)当数据处理模块启动正常的访存周期后， 时间。但写悬挂不能应用于块传输操作。 VME总线接 口逻辑中的处理器地址译码器将检测该 3．3VME总线从访问操作的实现 周期的目标地址。若该地址属于VME系统空间，则 VME总线从模块进行从访问操作时也分三步： 立即向UNIVERSEII发出MWB*(MasterWantBus) 即监视VME总线传输周期的目标地址；请求局部总 信号，并根据该地址空间的属性生成ASIZi*、SIZi* 线和Ⅵ E总线周期应答。数据处理模块的从逻辑完 ~I：W／ORD*等反映寻址方式 (A16、A24或A32)和 全实现了上述步骤 。图4给 出了VME总线从操作的 数据宽度的信号。同时，VME总线接口逻辑 中的总 局部总线时序，从访 问操作的实现过程说明VME总 线时序逻辑驱动数据处理模块的准备好信号为高电 线接 口从逻辑的工作原理： 平 ，以使数据处理模块保持当前的总线周期，并驱 (1)数据处理模块的应用程序在允许从操作 动PAS木和DS水信号为低电平 以表明VME总线访问周 之前，在UNIVERSEII的从选择寄存器中设置本模 期的开始。 块所能接受的寻址模式和传输类型，并将模块从逻 (3)UNIVERSEII接到MWB信号后，按照预 辑所要监视的地址值写入地址比较寄存器中，分别 先设定的总线请求模式驱动Br(n)，．c信号为低电平， 监视地址线A24~A31、A16～A23和A8～A15的匹 以请求数据传输总线占用权。 配情况。 (4)当UNIVERSEII在与其总线请求线相对应 的总线请求应答线上接收到应答信号后，将BBSY* 驱动为低 电平，以表明对数据传输总线的 占用；并 D ( 有效 一 根据地址译码器输 出的ASIZi*、SIZi*和WORD*等 ＼ 厂 信号生成VME总线地址修正码AM0