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基于片上系统的数字存储示波器的研究 060411305 汪岳 摘要 片上系统SOC利用IP技术将一个系统的功能集成到一片芯片内，使仪器小型化，设计简单化。本课题的任务是将数字存储示波器（DSO）的时间基准电路、控制单元和接口电路集成到一片现场可编程的逻辑门阵列（Field Programmable Gate Array）使其能够完成DSO的数据采集功能。其中时间基准电路主要应用FPGA内部提供的锁相环（PLL）进行设计；控制电路是由在FPGA内部所设计的多个寄存器构成；接口电路又包括与主控制器的PCI接口，与A/D转换器的接口和与协处理器的接口（HPI）。 数字存储示波器的工作原理 数字存储示波器的工作原理是：在时基电路控制下对输入信号按一定时间间隔采样，通过模数转换器量化后,以二进制码的形式将波形数据在快速存储器中循环存储,经触发功能电路进行条件判定、触发,结束采集过程,再以数字或模拟方式进行显示,重现波形。 数字示波器的原理框图。 片上系统（System on a chip）SOC简介 SOC的核心技术是系统功能集成，对于 SOC来说，应用电子系统的设计也是根据功能和参数要求设计系统，但是与传统方法有着本质的差别，SOC不是以功能电路为基础的分布式系统综合技术，而是以功能IP为基础的系统固件和电路综合技术。 SOC的基本设计思想是固件集成，在传统分布式综合设计技术中，系统地固件特性往往难以达到最优，一般情况下，功能集成电路为了满足尽可能多的使用面，必须考虑两个设计目标：一个是能满足多种应用领域的功能控制要求；另一个是要考虑满足较大范围的应用功能和技术指标。 设计方案及实现 芯片的选择 首先，所要设计的采集系统中的A/D转换器的工作频率，工作时钟需要由集成在可编程逻辑器件内部的时基电路提供，因此所选芯片内部应该拥有丰富的时钟资源。 其次，目标系统的采集RAM也要由可编程逻辑器件提供因此所选芯片需要拥有一定容量的片内RAM。 最后，由于集成在可编程逻辑器件内部的AD接口电路要与工作频率较高因此所选芯片必须拥有高速的I/O口。 时钟电路设计 本部分电路的设计是使用芯片内部的锁相环（Phase-Locked Loop）来完成的。EP1SXX内部的锁相环分为两种：高速的锁相环（Fast PLL）和增强型锁相环（Enhanced PLL），其中前一种倍频和进行相位变换后的时钟信号用于控制高速的差分I/O口；而后一种则是通用的，可以用于产生内部的工作时钟也可以输出作为外部电路的时钟使用。下面以Stratix系列的FPGA器件为例，介绍一下建立嵌入式锁相环元件。 时钟电路设计 时钟电路设计 时钟电路设计 锁相环工作原理 利用锁相环倍频输入信号的原理 AD 接口电路设计 峰值检测电路设计 实验结果 双处理器系统效率验证 采集模块与DSP接口 通过实验得知：DSP与主控机及采集RAM的接口设计完成后数据读取在数据读取过程中双处理器系统的工作效率要远远高于单处理器系统。使用DSP作为协处理的双处理器系统和单处理器系统完成一次采集过程的时间是相同的，但是由于双处理器系统每次采集后数据都由DSP将结果读回本地的片内存储器中，因此在数据读取在数据读取过程中双处理器系统的工作效率要远远高于单处理器系统。同时数据处理过程中双处理器系统的效率也远远高于单处理器系统。 致谢 本文是在导师杨晓慧老师的精心构思和悉心指导下完成的。导师认真严谨、一丝不苟的作风，开拓创新、锐意进取的意识，是学生永远学习的榜样。在课题的进行中，杨老师给了我很大的硬件上的支持和精神上的鼓励，使我十分感动。她严谨的治学态度，渊博的学识，勤奋的工作精神和求实的学术风格使我终生受益。 感谢电信学院的各位领导和老师!他们为我顺利完成本课题提供了的帮助。 最后，向所有关心和帮助我的老师和同学们表示感谢，向评阅论文的老师表示感谢。 * * 存储器 时基 输入信号 ADC 控制 单元 触发和内插电路 接 口 外 围 电 路 DSP 触发电路 内插电路 AD EP1SXX 采集RAM 主控机 图3.1总体结构图 图3.2选择参考时钟 图3.3选择e0的输出频率 图3.4 PLL元件的仿真波形 鉴相器PD 低通滤波器 LPF 压控振荡器 VOC 输入信号（f1） 输出信号（f0） 图3.5锁相环的工作原理图 锁相环最基本的结构如图3.5所示。它由三个基本的部件组成：鉴相器（PD）、低通滤波器（LPF）和压控振荡器（VCO）。 锁相环是个相位和频率误差控制系统。它比较输入信号和压控振荡器输出信号之间的相位或频率差，从而产生误差控制电压来调整压控