第11章_EDA工具软件接口.pptVIP

实 验 与 设 计 图11-27 存储示波器结构简图 实 验 与 设 计 图11-28 TLC5510引脚图 实 验 与 设 计 图11-29 TLC5510采样时序图 实 验 与 设 计 图11-30 TLC5510采样控制状态图 实 验 与 设 计 图11-31 TLC5510采样控制器模块图 【例11-2】-- TLC5510 采样控制示例 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ad5510 is port( rst : in std_logic; -- 复位 clk : in std_logic; -- 采样控制 Clock 输入 d : in std_logic_vector(7 downto 0);-- 8位A/D数据 ADck : out std_logic; -- TLC5510的CLK ADoe : out std_logic; -- TLC5510的OE data : out std_logic_vector(7 downto 0);-- 8位数据 dclk : out std_logic ); -- 数据输出锁存信号 end ad5510; architecture ADCTRL of ad5510 is type adsstates is (sta0,sta1); --定义两个状态变量 signal ads_state,next_ads_state : adsstates; signal lock : std_logic; begin ads : PROCESS( ads_state) -- A/D 采样控制状态机 BEGIN CASE ads_state IS WHEN sta0 = ADck=1; lock=1; dclk=0;next_ads_state = sta1; WHEN sta1 = ADck=0; lock=0; dclk=1;next_ads_state = sta0; WHEN OTHERS = ADck=0; lock=0; dclk=1;next_ads_state = sta0; END CASE ; 接下页 * 康芯科技 * 第11章 EDA工具软件接口 EDA技术实用教程 VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 逻辑综合器 结构综合器 1、行为仿真 2、功能仿真 3、时序仿真 11.1 EDA软件接口流程 VHDL文本编辑 SYNPLIFY FPGAEXPRESS FPGA COMPILERII LEONARDO ……… VHDL 仿真 图11-1 EDA工程接口流程 VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 逻辑综合器 结构综合器 1、行为仿真 2、功能仿真 3、时序仿真 11.1 EDA软件接口流程 VHDL文本编辑 SYNPLIFY FPGAEXPRESS FPGA COMPILERII LEONARDO ……… VHDL 仿真 图11-1 EDA工程接口流程 11.2 Synplify与MAX+plusII的接口 图11-2 Synplify Pro启动后界面 1. 输入设计 11.2 Synplify与MAX+plusII的接口 图11-3 Synplify新建项目对话框 1. 输入设计 3. 综合前控制设置 4. 综合 5. 结果检测 2. 选择合适的目标器件 11.2 Synplify与MAX+plusII的接口 【例11-1】 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4 is port (d :