基于Verilog HDL的通信系统设计 陈曦 等编著 第12章.pptVIP

基于Verilog HDL的通信系统设计 集中式帧同步主要就是识别帧同步码，一般可以将整个搜索过程分为搜索态、校验态和同步态3个状态，它的状态转换图如图12-12所示。 图12-12 帧同步状态转换图 基于Verilog HDL的通信系统设计 12-9-3 实验内容 采用逐码移位法实现7位巴克码集中插入式帧同步电路。 12-9-4 实验步骤 根据图12-11设计7位帧同步码1110010的数据检测器。 根据图12-12状态转换图设计帧同步状态机。 12-9-5 实验总结报告要求 给出系统的顶层逻辑图，给出系统测试数据。 给出FPGA资源利用情况。 将注释的实验代码以及仿真结果附于报告中。 实验收获和改进建议。 基于Verilog HDL的通信系统设计 12-10 实验十 多路信号复用的基带系统设计 12-10-1 实验目的 掌握EDA的设计流程和Verilog HDL。 掌握多路信号复用的基带系统的设计原理及其FPGA实现。 12-10-2 实验原理 基带发信系统是多路信号复用基带传输系统的一个重要组成部分，包括复接器、数字信源和码型变换器等三部分。这里给出4路同步复接基带传输发信系统，原理图如图12-13所示。 基于Verilog HDL的通信系统设计 图12-13 4路同步复接基带传输发信系统 基于Verilog HDL的通信系统设计 4路内部基带信号发生器如图12-14所示 图12-14 4路内部基带信号发生器 基于Verilog HDL的通信系统设计 12-10-3 实验内容 根据图12-13、12-14所示设计4路同步复用基带传输发信系统。 12-10-4 实验步骤 设计参考时钟分频器，分频数根据设计要求读者自己确定。 设计内码产生器。 设计输出电路，即设计一个4：1的并/串转换电路完成4路信号的复用。 12-10-5 实验总结报告要求 给出系统的顶层逻辑图，给出系统测试数据。 给出FPGA资源利用情况。 将注释的实验代码以及仿真结果附于报告中。 实验收获和改进建议。 基于Verilog HDL的通信系统设计 12-11 本章小结 实验是学习和掌握知识的重要快捷方式，通过实际动手做实验，可以加深对相关原理的理解，同时掌握其硬件的实现方法。本部分的所有实验都是对前面章节的补充，读者可以在学习完相关章节内容后在实验部分寻找内容相似实验实际操练。通过对实验部分的学习，对于编程及分析能力会有很大程度的提升。 china_54@ china_54@ * * * 基于Verilog HDL的通信系统设计 第12章 实验设计指导 基于Verilog HDL的通信系统设计 实验作为一种重要的学习方式是读者迅速掌握知识的快捷方式。本章重点介绍了10个实验，包括： 实验一 ，基本组合和时序逻辑电路设计。 实验二 ，采用分布式算法FIR滤波器设计。 实验三 ，MASK调制器设计。 实验四 ，函数发生器设计。 实验五， PCM采编器设计。 实验六 ，循环码编译码器设计。 实验七 ，FFT碟形运算单元设计。 实验八，数字相关器设计。 实验九，集中插入式帧同步器设计。 实验十 ，多路信号复用的基带系统设计。 基于Verilog HDL的通信系统设计 12-1 实验一 基本组合和时序逻辑电路设计 12-1-1 实验目的 掌握EDA的设计流程和Verilog HDL。 掌握最基本的数字逻辑电路的知识，并对一些常用的逻辑电路进行实现，逐步形成建模的思想和方法。 12-1-2 实验原理 常用的最基本数字电路模块是数字通信系统中不可缺少的基本组成部分。一个数字信号的处理系统，都包含了许许多多的逻辑电路。一般逻辑电路大致分为两大类： 组合逻辑电路。 时序逻辑电路。 基于Verilog HDL的通信系统设计 12-1-3 实验内容 设计一些常用的基本数字逻辑电路，可以从组合逻辑电路和时序逻辑电路中各选两个经典电路进行实现，熟悉建模的步骤，思想和方法。 12-1-4 实验步骤 完成组合逻辑电路设计及仿真：2路选择器、3/8译码器、数据比较器。 完成时序逻辑电路设计及