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中国集成电路 CIC 设计 ChinalntegratedCircult 芯片版图面积的设计优化 北京中电华大电子设计有限责任公司 张颖 潘亮 在集成电路技术发展越来越快、集成电路市场 为逻辑电路经过布局布线所占到的形状和面积。 竞争越来越激烈的今天，如何降低芯片制造成本，是 各个芯片设计公司关心的头等大事。而对于芯片设 计工程师来说，芯片面积的优化和估算已经成为降 低芯片制造成本的重要课题。 影响芯片面积的因素有很多方面，有系统设计 的问题，有Verilog代码编写风格的问题，有综合时 Foundry） 约束条件设置的问题，有工艺制造厂商（ 提供的工艺线宽的问题。由于篇幅有限，我们不想 讨论集成电路设计的前端(Frontend)和工艺对芯片 面积的影响，而只考虑后端（Backend）设计过程中 的一些问题。因此，我们假定使用HHNEC0.25um的 工艺，同时前端网表 （Netlist）已经确定，而且不考 虑由于标准单元高度不同所造成的特殊布局，只讨 图1 芯片版图示意图 论在2.5V单电源条件下，芯片布局和布线对芯片版 对于芯片版图设计来说，硬块的面积已经确定 图面积的影响。 了，要想减小芯片面积就是通过使标准单元尽可能 塞满硬Block之间的空隙，尽可能的提高芯片面积 一、关于芯片布通利用率 利用率来实现的。但是，不单单这些逻辑电路的标准 单元要放得下，还应该使这些单元之间的节点连线 在我们设计的芯片当中通常包括一些硬IP，它 也能够布通，我们通常将这种标准单元放得下，连线 们的形状、大小都已经确定，形状一般为长方形，因 布得通时，标准单元自身总面积与标准单元实际占 此又称其为硬块（ 用的总面积的比率称为布通利用率。只有这个数值 Block）。我们在布局（Floorplan） 时，首先，将这些硬块紧密摆放在合适的位置(一般 才有可能真正影响芯片的最终面积。在确定网表和 放在芯片的外围区域)，其它的一些由标准单元 硬Block面积的条件下，布通利用率这个值越高，说 （ 明芯片面积的利用率越高，芯片的面积就会越小。因 Standcell）构成的逻辑电路象沙石一样填补这些 硬理会的剩余的区域，如图1。由于单个标准单元面 此，要追求芯片面积最小的目标，就要在进行芯片版 积比较小，形状组合比较随意，插放在硬之间，可以 图的设计时，经过反复多次布局、布线，寻找到最高 充分利用硬块之间空隙，大大节省了芯片面积。图中 布通利用率的那种布局方式。如何获得最高的布通 白色长方形为芯片要用到的各种硬，中间深色部分 利用率，以便减小芯片面积？我们从版图形状和布线 http：// 2006·7· （总第86期） 57 中国集成电路 设计 CIC ChinalntegratedCircult 资源两个角度来进行讨论。 表1 4层金属布线，版图形状对布通利用率的影响 1.逻辑电路的版图形状对布通利用率的 影响 我们采用了一个单元数为 8577个，节点为 9366个的纯逻辑电路进行试验，逻辑电路使用的标 2