EDA基础与应用 教学课件 作者 于润伟 EDA技术项目教程5.pptVIP

EDA技术项目教程 主编：于润伟 第5章 典型单元电路的设计与实现 本章要点 分频器的设计 键盘输入电路的设计 数码显示电路的设计 存储器的设计 5.1.1 2N分频器 2N（N为正整数）分频器是一种特殊的等占空比分频器，利用计数器计算时钟脉冲的个数，二进制计数器的最低位（20）就是时钟脉冲的2分频（一个时钟脉冲有效沿计为1，下一个时钟脉冲有效沿计为0，两个时钟脉冲有效沿构成一个周期）、次低位（21）就是4分频，依此类推，设计非常简单。 1．设计题目 设计一个可输出时钟脉冲2分频、4分频、8分频和16分频信号的分频电路，并使用QuartusⅡ进行仿真。 2．实体的确定 实体是设计外部电路的输入输出端口。根据设计题目分析，应该有1个时钟脉冲输入端和4个分频信号输出端。设时钟脉冲输入端为CLK，分频信号输出端分别为DIV2（2分频）、DIV4（4分频）、DIV8（8分频）和DIV16（16分频），数据类型都可以使用标准逻辑位类型（STD_LOGIC）。实体名为DIVF。实体的参考程序如下： ENTITY DIVF IS PORT(CLK : IN STD_LOGIC; DIV2 , DIV4 , DIV8 , DIV16 : OUT STD_LOGIC); END ENTITY DIVF; 3．结构体的确定 结构体描述设计实体内部结构和实体端口之间的逻辑关系，是实体的一个组成单元。在结构体中设计一个计数器，定义一个四位临时信号存储计数值，信号的定义需要放在结构体的声明部分。参考程序如下： ARCHITECTURE ART OF DIVF IS SIGNAL Q : STD_LOGIC_VECTOR(4 DOWNTO 0); --定义临时信号Q BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN --判断时钟脉冲的上升沿 Q=Q+1; END IF; END PROCESS; DIV2=Q(0); --输出2分频信号 DIV4=Q(1); --输出4分频信号 DIV8=Q(2); --输出8分频信号 DIV16=Q(3); --输出16分频信号 END ARCHITECTURE ART; 4．库和程序包的确定 由于实体中定义的信号类型不是VHDL默认类型，需要调用IEEE库中的STD_LOGIC_1164程序包；又由于结构体中使用了运算符“+”，需要调用IEEE库中的STD_LOGIC_UNSIGNED程序包，因此在实体的前面调用IEEE库，并使用这两个程序包。参考程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; 5．波形仿真 5.1.2 偶数分频器 偶数分频器的设计非常简单，通过计数器计数就完全可以实现。例如进行N（N为偶数）分频，就可以通过由待分频的时钟脉冲触发计数器计数，当计数器从0计数到（N／2）-1时，输出信号就进行翻转，形成半个周期，并给计数器清零，以便在下一个时钟脉冲有效沿到来时从零开始计数；当计数器又计到（N／2）-1时，输出信号再次翻转，形成另半个周期。以此循环，就可以实现任意的偶数分频。 1．设计题目 设计一个等占空比的六分频器，并使用QuartusⅡ进行仿真。 2．实体的确定 根据题目要求，等占空比的六分频器应该有1个时钟脉冲输入端、1个清零端和1个分频信号输出端。设时钟脉冲输入端为CLK、清零端为RESET、分频信号输出端为DIV6，数据类型都可以使用标准逻辑位类型（STD_LOGIC）。实体名为DIVSIX。实体的参考程序如下： ENTITY DIVSIX IS PORT(CLK : IN STD_LOGIC; RESET : IN STD_LOGIC; DIV6 : OUT STD_LOGIC); END ENTITY DIVSIX; 3．结构体的确定 在结构体中设计一个计数器，由于是六分频（N=6），因此（N／2）-1=2，可定义1个信号count存储计数值；由于输出方向定义为OUT的信号DIV6不能出现在赋值语句的右侧，无法描述触发器的计数状态，需要设置1个临时信号CLKTEP，信号的定义需要放在结构体的声明部分。 4．库和程序包的确定 由于实体中定义的信号类型不是VHDL默认类型，需要调用IEEE库中的STD_LOG