EDA技术及应用 教学课件 作者 张丽华 第6章 有限状态机.pptVIP

第6章 有限状态机 6.1 概述 有限状态机是一种具有基本内部记忆的抽象机器模型，是数字电路与系统的核心部分。通过有限状态机可实现高效率高可靠性逻辑控制，它广泛地应用于各种系统控制，如：微处理机中的总线仲裁、微处理机与外设之间的控制、工业控制、数据加密与解密、数字信号处理系统中的时序控制等。 状态机的设计主要有以下优势： （1）状态机是纯硬件数字电路系统中的顺序控制电路，具有纯硬件电路的速度和软件控制的灵活性。 （2）由于状态机的机构模式相对简单，设计方案相对固定，特别是可以定义符号化枚举类型的状态，这一切都为VHDL综合器尽可能发挥其强大的优化功能提供了有利条件。而且，性能良好的综合器都具备许多可控或自动的专门用于优化状态机的功能。 （3）状态机容易构成性能良好的同步时序逻辑模块，这对于对付大规模逻辑电路设计中令人深感棘手的竞争冒险现象无疑是一个上佳的选择。为了消除电路中的毛刺现象，在状态机中有许多设计方案可供选择。 （4）与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样、程序层次分明，结构清晰，易读易懂；在排错、修改和模块移植方面也有独到的特点。 （5）在高速运算和控制方面，状态机也有着巨大的优势。由于在VHDL中，一个状态机可以由多个进程构成，一个结构体中可以包含多个状态机，而一个单独的状态机（或多个并行运行的状态机）以顺序方式所能完成的运算和控制方面的工作与一个CPU的功能类似。因此，一个设计实体的功能便类似一个含有并行运行的多CPU的高性能系统的功能。 与采用CPU硬件系统，通过编程设计逻辑系统的方案相比，状态机的运行方式类似于CPU，而在运行速度和工作可靠性方面都优于CPU。 就运行速度而言，由状态机构成的硬件系统比CPU所能完成同样功能的软件系统的工作速度要高出3个 ~ 4个数量级。常见的CPU的一个指令周期须由多个机器周期构成，一个机器周期又由多个时钟节拍构成；且每条指令只能执行简单操作，一个含有运算和控制的完整设计程序往往需要成百上千条指令。相比之下，状态机状态变换周期只有一个时钟周期，每个状态之间的变换是串行方式的，但每个状态下的过程处理可以采取并行方式，在一个时钟节拍中完成多个操作。 就可靠性而言，状态机的优势也是十分明显的。CPU本身的结构特点与执行软件指令的工作方式决定了任何CPU都不可能获得圆满的容错保障。状态机系统是由纯硬件电路构成，不存在CPU运行软件过程中许多固有的缺陷；由于状态机的设计中能使用的各种完整的容错技术，可避免大部分错误，即使发生运行错误，由于状态机的运行速度上的优势，进入非法状态并从中跳出，进入正常状态所耗的时间通常只有二三个时钟周期，约数十纳秒，尚不足以对系统的运行构成损坏；而CPU通过复位方式从非法运行方式中恢复过来，耗时达数十毫秒，这对于高速高可靠系统显然是无法容忍的。 2．状态机的分类： 从结构上状态机分为：单进程状态机和多进程状态机 从状态表达方式上状态机分为：符号化状态机和确定状态编码的状态机。 从编码方式上状态机分为：顺序编码状态机、一位热码编码状态机和其它编码方式状态机。 根据输出与输入、系统状态的关系，有限状态机又可以分为Moore型有限状态机和Mealy型有限状态机。 Moore型有限状态机是指输出仅与系统状态有关，与输入信号无关的状态机。Mealy型有限状态机是指输出与系统状态和输入均有关系的有限状态机。 （1）在Moore机中，输出在时钟的活动沿到达后的几个门电路的延迟时间之后得到，并且在该时钟周期的剩余时间内保持不变，即使输入在该时钟周期内发生改变，输出值也保持不变。然而，因为输出与当前的输入无关，当前输入产生的任何效果将延迟到下一个时钟周期。Moore机的优点是将输入和输出分隔开。 （2）在Mealy机中，因为输出是输入的函数，如果输入改变，输出可以在一个时钟周期的中间发生改变。这使Mealy机比起Moore机来，对输入变化的影响更早一个时钟周期，但也使输出随着假输入的变化而变化。输入线上的噪音也会传到输出。 组合逻辑进程用于实现状态机的状态选择和信号输出。该进程根据当前状态信号current_state的值确定相应的操作，处理状态机的输入、输出信号，同时确定下一个状态，即next_state的取值。 时序逻辑进程主要用于实现状态机的状态转化。状态机是随外部时钟信号clock，以同步时序方式工作的。该进程就是保证状态的跳变与时钟信号同步，保证在时钟发生有效跳变时，状态机的状态才发生变化。一般地，时序逻辑进程负责系统初始和复位状态的设置，不负责下一状态的具体状态取值，当复位信号reset