EDA技术及应用 VHDL版 第三版 教学课件 作者 潭会生 第1 3章 第3章.pptVIP

3.8.2 数据流描述 　　数据流描述也称RTL描述，它以类似于寄存器传输级的方式描述数据的传输和变换，以规定设计中的各种寄存器形式为特征，然后在寄存器之间插入组合逻辑。这类寄存器或者显式地通过元件具体装配，或者通过推论作隐含的描述。数据流描述主要使用并行的信号赋值语句，既显式表示了该设计单元的行为，又隐含了该设计单元的结构。 　　数据流的描述风格是建立在用并行信号赋值语句描述基础上的。当语句中任一输入信号的值发生改变时，赋值语句就被激活，随着这种语句对电路行为的描述，大量的有关这种结构的信息也从这种逻辑描述中“流出”。认为数据是从一个设计中流出，从输入到输出的观点称为数据流风格。数据流描述方式能比较直观地表述底层逻辑行为。 【例3.62】 一位全加器的数据流描述。 　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY ADDER1B IS 　　 PORT(AIN, BIN, CIN: IN STD_LOGIC; 　　 SUM, COUT: OUT STD_LOGIC); 　　END ENTITY ADDER1B; 　　ARCHITECTURE ART OF ADDER1B IS 　　 BEGIN 　　 SUM=AIN XOR BIN XOR CIN; 　　 COUT=(AIN AND BIN)OR(AIN AND CIN)OR(BIN AND CIN); 　　END ARCHITECTURE ART; 3.8.3 结构描述 　　所谓结构描述，是指描述该设计单元的硬件结构，即该硬件是如何构成的。它主要使用元件例化语句及配置语句来描述元件的类型及元件的互连关系。利用结构描述可以用不同类型的结构来完成多层次的工程，即从简单的门到非常复杂的元件(包括各种已完成的设计实体子模块)来描述整个系统。元件间的连接是通过定义的端口界面来实现的，其风格最接近实际的硬件结构，即设计中的元件是互连的。 　　结构描述就是表示元件之间的互连，这种描述允许互连元件的层次式安置，像网表本身的构建一样。结构描述建模步骤如下： 　　(1) 元件说明：描述局部接口。 　　(2) 元件例化：相对于其他元件放置元件。 　　(3) 元件配置：指定元件所用的设计实体。即对一个给定实体，如果有多个可用的结构体，则由配置决定模拟中所用的一个结构。 　　元件的定义或使用声明以及元件例化是用VHDL实现层次化、模块化设计的手段，与传统原理图设计输入方式相仿。在综合时，VHDL综合器会根据相应的元件声明搜索与元件同名的实体，将此实体合并到生成的门级网表中。 　　【例3.63】 1位全加器的结构体描述。 　　--MYOR2.VHD 　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY MYOR2 IS 　　 PORT(A,B:IN STD_LOGIC; 　　 C:OUT STD_LOGIC); 　　END ENTITY MYOR2; 　　ARCHITECTURE ART1 OF MYOR2 IS 　　 BEGIN 　　 C=A OR B; 　　END ARCHITECTURE ART1; 　　--H_ADDER.VHD 　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY H_ADDER IS 　　 PORT(A,B:IN STD_LOGIC; 　　 SO, CO:OUT STD_LOGIC); 　　END ENTITY H_ADDER; 　　ARCHITECTURE ART2 OF H_ADDER IS 　　 BEGIN 　　 SO=(A OR B) AND (A NAND B); 　　 CO=NOT(A NAND B); 　　END ARCHITECTURE ART2; 　　--F_ADDER.VHD 　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY F_ADDER IS 　　 PORT(AIN,BIN,CIN:IN STD_LOGIC; 　　 SUM,COUT: OUT STD_LOGIC); 　　END ENTITY F_ADDER; 　　ARCHITECTURE ART3 OF F_ADDER IS 　　 COMPONENT H_ADDER IS 　　 PORT(A,B:IN STD_LOGIC; 　　 SO,CO:OUT STD_LOGIC); 　　 END COMPONENT H_ADDER; 　　 CO