EDA 与数字系统设计 第2版 教学课件 作者 李国丽 等编著 CH2 ch2 4.pptVIP

第二章 VHDL硬件描述语言 2.1 VHDL概述 2.2 VHDL的数据类型和数据对象 2.3 VHD设计的基本语句 2.4 VHDL高级语句 2.5 VHDL设计实例 2.4 VHDL高级语句 2.4.1 进程（PROCESS）语句 2.4.2 元件（COMPONET）定义语句和元件例化（PORT MAP）语句 2.4.3 生成(GENERATE)语句 2.4.4 子程序（SUBPROGRAM） 2.4.5 程序包的设计 2.4.1 进程（PROCESS）语句 进程语句是在结构体中用来描述特定电路功能的程序模块。进程语句的内部主要是由一组顺序语句组成的。在一个结构体中可以包含多个进程语句，多个进程语句之间的是并行同时执行的，所以进程语句本身属于并行语句。 进程语句的语法结构格式为： 进程名称 : PROCESS 敏感信号表 进程说明区：说明用于该进程的常数，变量和子程序。 BEGIN 变量和信号赋值语句 顺序语句 END PROCESS 进程名称; 2.4.1 进程（PROCESS）语句 （1）进程语句从PROCESS开始至END PROCESS结束。进程中的敏感信号表（sensitivity list）只能是进程中使用的一些信号，而不能是进程中的变量。当敏感信号表中的某个信号的值发生变化时，立即启动进程语句，将进程中的顺序语句按顺序循环执行，直到敏感信号表中的信号值稳定不变为止。也可以用WAIT语句来启动进程。 （2）在进程说明部分能定义常数、变量和子程序等，但不能在进程内部定义信号，信号只能在结构体说明部分定义。 （3）在进程中的语句是顺序语句，包括信号赋值语句、变量赋值语句、IF语句、CASE语句和LOOP语句等 2.4.1 进程（PROCESS）语句 用PROCESS语句描述的计数器的程序如下： PROCESS(CLK, Rd) --进程（敏感信号表） BEGIN IF (Rd=‘0’) THEN Q = “0000”; ELSIF (CLK’ EVENT AND CLK=‘1’) THEN IF(en=‘1’) then Q = Q+1; end if; END IF; END PROCESS; 2.4.1 进程（PROCESS）语句 在敏感信号表中，信号Rd，CLK被列为敏感信号，当此两个信号只要有一个发生变化时，此进程就被执行。注意EN并没有被列入敏感表，这是因为EN起作用必须发生在时钟的上升沿这时CLK必定发生变化，引起进程的执行。同样，若为同步清零，敏感表中可无Rd信号，此时进程如下： PROCESS ( CLK ) --进程（敏感信号表） BEGIN IF (CLK’ EVENT AND CLK=‘1’) THEN IF (Rd=‘0’) THEN Q = “0000”; ELSIF (EN=‘1’) then Q = Q+1; END IF; END IF; END PROCESS; 2.4.2 元件（COMPONET）定义语句和元件例化（PORT MAP）语句 在VHDL程序设计中，把设计好的程序定义为一个元件。这些元件设计好后保存在当前工作目录中，其他设计体可以通过元件例化的方法调用这些元件。 元件（COMPONET）定义语句和元件例化（PORT MAP）语句是在一个结构体中定义元件和实现元件调用的两条语句，其语法结构格式为： （1）元件定义（COMPONET）语句的格式为： COMPONENT 元件名称 IS PORT 元件端口信息（同该元件源程序实体中的PORT部分） END COMPONET; （2）元件例化（PORT MAP）语句的格式为： 例化名：元件名称 PORT MAP 元件端口列表 四位全加器的程序文件名为adder4.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder4 IS PORT (A, B : IN STD_LOGIC_VECTOR(3 DOWNTO 0); CI : IN STD_LOGIC; S : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C : BUFFER STD_LOGIC_VECTOR(4 DOWNTO 1)); END adder4; ARCHITECTURE a OF adder4 IS COMPONENT fulladder --元件定义，fulladder是元件名称 PORT ( --端口名表 A