EDA 与数字系统设计 第2版 教学课件 作者 李国丽 等编著 CH3 ch3 4.pptVIP

第三章 Verilog HDL硬件描述语言 3.1 Verilog HDL概述 3.2 Verilog HDL语言要素 3.3 Verilog HDL基本语句 3.4 Verilog HDL门元件和结构描述 3.5 仿真验证 3.6 可综合性描述 3.7 设计实例 3.4 Verilog HDL门元件和结构描述 3.4.1 门元件 3.4.2 门级结构描述举例 3.4.3 Verilog HDL程序设计的描述方式 3.4.1 门元件 1 多输入门 (and \ nand \ or \ nor \ xor \ nxor) 2 多输出门 (buf \ not) 3 三态门 (bufif0 \ bufif1 \ notif0 \ notif1) 4 门延时 1 多输入门 (and \ nand \ or \ nor \ xor \ nxor) 多输入门的表示方式为： 门名 单元名(输出， 输入列表) 例如: or A1(out，int1，int2)； 表示该门类型为或门，单元名为A1，一个输出端口，两个输入端口。 1 多输入门 (and \ nand \ or \ nor \ xor \ nxor) 门名是以上六种多输入门之一。 多输入门的共同点: 只有一个输出端口，有一个或多个输入端口。 第一个端口是输出，其它端口是输入。 单元名可以省略，例如 xor 　(y，a1, a2) 一条语句可以有多个相同类型的单元。 and a1(m1,a,b),a2(m2,b,cin),a3(m3,a,cin); 2 多输出门(buf \ not) 多输出门的表示方式为 门名 单元名(输出列表，输入)； 例如 not B１ (out1，out2，int)； 它表示该门类型为非门，单元名为B１，有两个输出，一个输入。 3 三态门(bufif0 \ bufif1 \ notif0 \ notif1) 三态门的表示方式为 门名 单元名(输出， 数据输入，控制输入 )； 例如， bufif0 C1 (out，int1，en)； 它表示该门类型为低电平使能缓冲门，单元名为C1，有一个输出端，一个数据输入端和一个控制输入端。 4 门延时 信号从门的输入端传输到输出端引起的延时叫做门延时。可以在实例化基本门的同时，进行门延时的定义。 定义方式： 门(开关)名　延时 单元名 (输入输出列表)； `timescale 1 ns/100 ps 门延时 门延时由上升延时、下降延时和截止（高阻态）延时组成，因此延时的基本定义形式为 # (d1,d2,d3) 其中d1表示上升延时，d2表示下降延时，d3表示截止延时。 下图是各具体的延时取值。 门延时 如果没有延时，则门延时默认为0。 所有延时以单位时间来表示，而单位时间和实际时间的关系则通过`timescale编译器指令来实现。 上升延时表示转换到1的时延；下降延时表示转换到0的时延；截止延时表示转换到z的延时，它通常针对有使能控制的三态门。但是在表示连线延时，截止延时表示的是trireg中电荷的衰减时间。代表经过d3时间后，trireg中的电荷将被释放掉，连线进入不定态。 3.4.2 门级结构描述举例例3-4-1 简单组合电路门级结构描述 module ZNAND (in1，in2，in3，in4，out); input in1，in2，in3，in4; output out ; wire out1，out2 ; and #10 u1 (out1，in1，in2)，u2 (out2，in3，in4); or #20 u3 (out，out1，out2); endmodule 例3-4-2 四选一数据选择电路的门级描述。 module NUX4_1 (Z，D0，D1，D2，D3，S0，S1)； output Z； input D0，D1，D2，D3，S0，S1； and (T0，D0，S0bar，S1bar), (T1，D1，S0bar，S1), (T2，D2，S0，S1bar), (T3，D0，S0，S1)； not (S0bar，S0), (S1bar，S1)； or (Z，T0，T1，T2，T3)； endmodule 3.4.3 Verilog HDL程序设计的描述方式 1.结构描述方式 2.数据流描述方式