EDA 与数字系统设计 第2版 教学课件 作者 李国丽 等编著 CH3 ch3 6.pptVIP

第三章 Verilog HDL硬件描述语言 3.1 Verilog HDL概述 3.2 Verilog HDL语言要素 3.3 Verilog HDL基本语句 3.4 Verilog HDL门元件和结构描述 3.5 仿真验证 3.6 可综合性描述 3.7 设计实例 3.6 可综合性描述（Coding for Synthesis） 综合是根据厂家提供的单元库，将源代码（Verilog HDL或VHDL）转换成网表的过程。网表是使用硬件描述语言对门级电路的描述，即原理图的语言描述，是单纯的结构性描述，与网表相对应的是门级电路原理图。EDA工具的综合过程包括映射（mapping）和优化（optimization）两部分。在映射完成后，EDA工具按照设计者提供的约束条件（constraint）对设计完成优化，以达到设计要求。约束条件有面积、速度、功耗和可测性等。 可综合性是指电路描述的综合收敛性，也就是说，一个电路的描述在多大程度上可以由EDA工具自动生成合情合理的电路实现。如果设计采用不可综合语句描述，综合器将无法映射，也就无法生成原理图和网表。因此，可综合性是设计中必须考虑的因素之一。 例3-6-1 由assign语句描述的译码器 module decoder ( binary_in , // 四位二进制输入信号 decoder_out , // 十六位二进制输出信号 enable ); // 译码器控制输入信号 input [3:0] binary_in ; input enable ; output [15:0] decoder_out ; wire [15:0] decoder_out ; assign decoder_out = (enable) ? (1 binary_in) : 16b0 ; endmodule 图3-6-1 例3-6-1的综合结果 例3-6-2 由case语句描述的译码器 module decoder ( binary_in , // 4 bit binary input decoder_out , // 16-bit out enable ); // Enable for the decoder input [3:0] binary_in ; input enable ; output [15:0] decoder_out ; reg [15:0] decoder_out ; always @ (enable or binary_in) if (enable) begin decoder_out = 0; … end endmodule 例3-6-3 用循环语句描述的译码器 module decoder ( binary_in , // 4 bit binary input decoder_out , // 16-bit out enable // Enable for the decoder ); input [3:0] binary_in ; input enable ; output [15:0] decoder_out ; reg [15:0] decoder_out ; … endmodule 图3-6-3 例3-6-3的综合结果 * * case (binary_in) 4h0 : decoder_out = 16h0001; 4h1 : decoder_out = 16h0002; 4h2 : decoder_out = 16h0004; 4h3 : decoder_out = 16h0008; 4h4 : decoder_out = 16h0010; 4h5 : decoder_out = 16h0020; 4h6 : decoder_out = 16h0040; 4h7 : decoder_out = 16h0080; 4h8 : decoder_out = 16h0100; 4h9 : decoder_out = 16h0200; 4hA : decoder_out = 16h0400; 4hB : decoder_out = 16h0800; 4hC : decoder_out = 16h1000; 4hD : decoder_out = 16h2000; 4hE : decoder_out = 16h4000; 4hF : decoder_out = 16h8000; endcase