EDA 与数字系统设计 第2版 教学课件 作者 李国丽 等编著 CH3 ch3 3.pptVIP

第三章 Verilog HDL硬件描述语言 3.1 Verilog HDL概述 3.2 Verilog HDL语言要素 3.3 Verilog HDL基本语句 3.4 Verilog HDL门元件和结构描述 3.5 仿真验证 3.6 可综合性描述 3.7 设计实例 3.3 Verilog HDL基本语句 3.3.1 赋值语句(Assignments) 3.3.2 条件语句（Conditional statement） 3.3.3 循环语句 3.3.4 块语句（Block statements） 3.3.5 结构化语句（Structured procedures） 3.3.6 任务与函数 3.3 Verilog HDL基本语句 Verilog HDL可以用于仿真、综合的语句只是HDL语言的一个子集。不同的仿真器、综合器支持的HDL语句集不同。 Verilog HDL的语句包括： （1） 赋值语句Assignments 连续赋值语句（Continuous assignments） 过程赋值语句（Procedural assignments） （2） 条件语句（Conditional statement) if-else，case (3) 循环语句 for ，repeat，while，forever （4） 语句块语句（Block statements） 串行块(begin-end) 并行块（fork-join） （5） 结构化语句（Structured procedures） initial语句 always语句 （6）task任务和function函数 3.3.1 赋值语句Assignments 赋值语句是Verilog HDL中对线型和寄存器型变量赋值，分为连续赋值语句和过程赋值语句。 (1)??赋值过程实现方式不同：线型变量被连续赋值语句赋值后是实时；过程赋值语句只有在语句被执行到时，才能够进行赋值。 (2)??语句出现的位置不同：连续赋值语句不能够出现在任何一个过程块中；过程赋值语句只能够出现在过程块中。 (3)??语句结构不同：连续赋值语句以关键词assign为先导；过程赋值语句不需要任何先导的关键词，但是，语句的赋值分为阻塞型和非阻塞型。 4.1.1 assign连续赋值语句 用于对wire型变量进行赋值。 描述语法为： assign ＃[delay] 线型变量 = 表达式 ; delay是门延时 例 四位加法器的verilog的描述： 例 四位加法器的verilog的描述： module adder (sum_out, carry_out, carry_in, ina, inb); ? output [3:0] sum_out; output carry_out; ? input [3:0] ina, inb; input carry_in; ? wire carry_out, carry_in; wire [3:0] sum_out, ina, inb; ? assign {carry_out, sum_out} = ina + inb + carry_in; endmodule 4.1.2 过程赋值语句 用于对寄存器类变量赋值，没有任何先导的关键词，而且只能够在always语句或initial语句的过程块中赋值。 其基本的描述语法为：1) 寄存器型变量 = 表达式 ; // 阻塞型过程赋值2) 寄存器型变量 = 表达式 ; // 非阻塞性过程赋值 采用阻塞型过程赋值方式的描述： // 过程赋值语句 always @( in1 or in2 ) out2 = in1 in2; 阻塞型赋值语句与非阻塞型赋值语句的比较 module block_nonblock (dataout_a, dataout_b,dataout_c, dataout_d, data_in, clock ); input data_in,clock; output dataout_a, dataout_b; output dataout_c, dataout_d;? reg dataout_a, dataout_b; reg dataout_c, dataout_d; ? always @(posedge clock) //block assignment begin dataout_a = data_in; dataout_b = dataout_a; end