多功能数字钟及设计报告.docVIP

　　　 多功能数字钟的设计报告 设计任务 使用硬件描述语言，在CPLD/FPGA上实现一个多功能数字钟。 设计要求 除按键、LED、扬声器、时钟信号外，整个数字钟的功能要求在一块芯片上实现。 具有时，分，秒，计数显示功能，以24小时循环计时； 具有时间清零功能； 具有小时、分钟和秒钟调整功能（个位和十位分开调或合起来调）。 具有闹钟功能，能预设闹钟时间，精确到秒。 整个数字钟只设一个时钟输入端口，所需不同频率信号在内部分频实现。（LED扫描频率设为50Hz以上） 三方案 I.总体方案分析： 整个电路有三大主体电路：1. 控制电路，2.脉冲电路，3，功能电路 时钟电路首先要有输入脉冲，由于平台提供了脉冲发生器，就省去了脉冲发生器的设计，这里我们只需要设计一个分频器，得到我们需要的频率。时钟的计时范围是00：00：00---23：59：59,所以我们需要设计模六十和模二十四的计数器组成时钟计时电路。为了显示当前时钟时间，我们需要一个显示电路。校分、校时、清零电路只需要输入一些控制信号给时钟计时电路即可，当然这些控制信号是由开关提供的。要实现整点报时功能，一个报时控制电路是必不可少的。这是只含基本功能的时钟电路所包含的子电路。 为了实现我们加入的闹钟功能，我们需要一个闹钟时间设定电路；闹钟时间保持电路；比较电路；蜂鸣器控制电路；闹表时间显示电路。因为我们只含有一个数码显示器，一般状态下显示的是时钟，所以我们需要一个显示模式切换电路。 module decoder_38(out,in); output[7:0] out; input[2:0] in; reg[7:0] out; always @(in) begin case(in) 3d0: out=8 3d1: out=8 3d2: out=8 3d3: out=8 3d4: out=8 3d5: out=8 3d6: out=8 3d7: out=8 endcase end endmodule module fenpinqi(CP,CP_1HZ,CP_1KHZ); input CP; output CP_1HZ,CP_1KHZ; reg CP_1HZ,CP_1KHZ; integer cnt=0,cnt1=0; always@(posedge CP) begin //cnt if(cnt begin CP_1HZ=1b0; cnt=cnt+1; end else begin CP_1HZ=1b1; cnt=0; end end always@(posedge CP) begin //cnt1=4999 if(cnt1=4999) begin CP_1KHZ=1b0; cnt1=cnt1+1; end else begin CP_1KHZ=1b1; cnt1=0; end end endmodulemodule kongzhiqi( CP_1HZ,S1,S2,RET,Hour,Minute,Second); input CP_1HZ,S1,S2,RET; output [5:0] Hour; output [5:0] Minute; output [5:0] Second; reg [5:0] Hour; reg [5:0] Minute; reg [5:0] Second; reg R1,R2,R8; always @(posedge CP_1HZ) begin if(S1==0) begin R1=1; end if(S2==0) begin R2=1; end if(RET==0) begin R8=1; end if(R1==1) begin if(Hour6b11_000) Hour=Hour+6b1; begin if(Hour==6b11_000) Hour=0; end R1=0; end if(R2==1) begin if(Minute6b111_100) Minute