数字电子技术基础 教学课件 作者 赵莹CH3 ch37.pptVIP

集成逻辑门电路 集成逻辑门电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand2 IS PORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END nand2; ARCHITECTURE one OF nand2 IS BEGIN y= a nand b; END one; 1、2 输入与非门的 VHDL 描述 3.7.1门电路的VHDL描述 2. 2 输入或门的 VHDL 描述及仿真 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2 IS PORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END or2; ARCHITECTURE one OF or2 IS BEGIN y= a or b; END one; 3. 异或门的 VHDL 描述及仿真 LIBRARY IEEE;