vhdl结课实验报告--clock.docVIP

VHDL结课实验 题目： 数字钟 姓 名 学 号 年级专业 指导教师 2012年 6月 25日 一．实验题目：基于VHDL的数字时钟设计 二．实验目的：进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法和VHDL语言行为描述的编写方法。 三．实验环境：PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。 四、： (1) 计时功能：是设计的基本功能，可进行时、分、秒计时，并显示(2) 调时调分调闹钟功能：当需要校或者要设置闹钟的时间时，可通过实验上的按键控制。(3) 闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出， 五、设计： 数字钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器的计数时钟为1Hz的标准信号数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号时、分、秒的计时结果通过6个数码管来动态显示。数字钟除了能够计时外，还能够对时间进行调整。当数字钟处于计时状态时，秒、分、时计数器的计数时钟信号分别为,秒的进位, 分的进位当数字钟处于状态时，被调的分或时会一秒一秒地增加；当数字钟处于定时状态时，可以设定小时和分；当计时到所设定的时刻时，控制数字钟的工作状态即控制数字钟，使其分别工作于计时，5个状态。当时是对时钟进行校时以二十四进制循环自动增加时钟进行校二十四进制循环自动增加秒从零开始计时，每秒加一，当来一个脉冲后，秒十位和秒个位清零，并且向分个位从零开始直到六十循环；分位的原理同秒的一样当计数到时清零并且不向任何位进位 七、 总结 通过本次实验，library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity clock is port( clk1:in std_logic; k1,k2,k3:in std_logic; key:in std_logic; clken:buffer std_logic; a_dp:out std_logic_vector(7 downto 0); d:out std_logic_vector(5 downto 0) ); end entity; architecture rtl of clock is signal clk:std_logic; signal count:std_logic_vector(9 downto 0); signal light:std_logic_vector(2 downto 0); ---6个led显示灯 signal h_high,h_low,m_high,m_low,s_high,s_low:std_logic_vector(3 downto 0); ---计时时间 signal h1,h2,s1,s2,m1,m2: std_logic_vector(3 downto 0); ---显示时间 signal seth1, seth2, setm1, setm2:std_logic_vector(3 downto 0); ---设置时间 process(clk1)is ---分频 begin if(clk1event and clk1=1)then if(count=1111111111)then count=0000000000; clk=1; else count=count+1; end if; if(clk=1 and count/=0000000000)then clk=0; end if; end if; end process; ---正常计时： process(clk,h_low,m_high,m_low,s_high,s_low,k1,k2,k3)is ---小时十位 begin if(clkevent and clk=1)then if (h_high=0010 and h_low=0011 and m_hig