EDA课程设计24制数字钟数字钟设计论文.docVIP

EDA课程设计报告书 数字钟设计 设计者: 指导老师： 学 号： 专业班级： 学 院 目录 摘要，关键字………………………………………………………3 正文…………………………………………………………………3 2.1设计任务及要求……………………………………………………3 2.2方案选择与论证……………………………………………………3 2.3方案的原理框图及其说明……………………………………………4 2.4硬件选择……………………………………………………………4 2.5系统设计详述………………………………………………………4 2.6系统仿真及分析…………………………………………………… 6 2.7下载测试及分析……………………………………………………9 2.8收获体会、存在问题和进一步的改进意见等…………………………10 3.参考文献……………………………………………………………10 VHDL语言实现数字电子钟的设计 ［摘要］：随着基于PLD的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。本文详细介绍EDA课程设计任务——数字钟的设计的详细设计过程及结果，并总结出心得体会。 　［关键字］：EDA技术；VHDL语言；数字钟 　　EDA技术作为现代电子设计技术的核心，它依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。(((笔者详细介绍在QUARTUS II软件环境下开发基于VHDL语言数字钟的设计。 1.设计任务及要求 1、设计内容 选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件（QUARTUS Ⅱ）进行编译及仿真，设计输入可采用VHDL硬件描述语言输入法和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。 2、设计要求 （1）具有时、分、秒计数显示功能。 （2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。 （3）小时为十二小时制。 2.方案选择与论证 数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块, 从而进行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计(((。 因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA课程设计指导书，有以下方案： 作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码输出口，扫描用于显示的六个数码管的输出口。 底层文件分为：时间计数模块。分秒计数模块计数为60计数，时计数模块为12计数。显示模块。显示模块由一个六进制计数器模块和一个七段译码器组成。六进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。报警模块（为指导书自带）。当时间到整点时就报时。输入有时分秒计数，时钟脉冲。 3．方案的原理框图及其说明 以上为方案原理图，秒计数、分计数模块为60计数，计满后分别产生分脉冲、时脉冲，用于分计数、时计数。各计数器同时将计数值送报时模块和送数及六选一选择器模块。送数及六选一选择器模块依次将秒分时数送往译码模块译码，同时产生扫描信号用于数码管扫描显示。整点报警在整点时刻将秒脉冲信号送扬声器声音报警。 4.硬件选择 本次选用cyclone系列EP1C3T144C8芯片。外部需接2个不同频率的时钟信号，及几个上升沿按键，并接扬声器和不许译码器的数码管。以上均由EDA试验箱提供。 5．系统设计详述 整个系统的构成如下图所示。其中输入端口有： clk1——用于送数及六选一选择器和整点报警的时序脉冲； Stop——用于整点报时的停止控制； clk——作为秒脉冲和整点报警的信声音号； reset——用于各个模块复位； setmin——调整分