基于FPGA的全数字锁相环的设计.pdfVIP

第 17卷 第 1期 电子设计工程 2009年 1月 V0IIl7 No．I ElectronicDesignEngineering Jan．2009 基于FPGA的全数字锁相环的设计 王文理，张 霞 (河北大学 电子信 息工程学院．河北 保定 071002) 摘要：简单介绍了全数字锁相s~,(ADPLL)的结构和工作原理，提 出一种在 FPGA的基础上可增大全数字锁相环同步范 围的设计方法，并给 出了部分 verilogHDL设计程序的代码和仿真波形。 关 键 词：FPGA；ADPLL(全数字锁相环 )；verilogHDL；SOC(片上 系统) 中图分类号：TN911．8 文献标识码 ：A 文章编号 ：1006—6977(2009)01—0039—02 DesignofalldigitalphaselockedloopbasedonFPGA WANG Wen．1i．ZHANGXia (CollegeofElectronicandInformationEngineering,，HebeiUniversity，Baoding071002，China) Abstract：Thesystem structureandtheprincipleofADPLLisintroduced．A designwayofalldigitalphaselockedloopthat willincreasesynchronousrangebasedonPFGA isproposedindetail，andthepartialverilogHDLcodeandsimulationwave· formisgiven． Keywords：FPGA；ADPLL(AllDigitalPhaseLockedLoop)；verilogHDL；SOC(systemonachip) 1 前言 于比较输入信号Fin和输出信号Fout之间的相位差，并输出 误差信号Dout．Dout作为计数 的方向信号输入给下一级。 由电子技术领域 薹 c进位信号， ， 如信号处理，调制解调，时钟同步，倍频，频率 lL L— !—_-jI 集主成锁相环和数字锁相环萎技术日趋譬成熟 止 DUO 2! ． 不仅能够制成频率 l…… l l ( ) r NFc 较高的单片集成锁相环路 ，还可 以把整个系统集成到一个芯 图1数字锁相环基本结构图 片上去 ，实现所谓的片上系统 SOC。因此 ，可 以把全数字锁相 3．2 数字环路滤波器 环路(ADPLL)作为一个功能模块嵌入 SOC，构成片内锁相环。 数字环路滤波器(DLF)由一个模值为变量K的可逆计数 这里在简单介绍片 内全数字锁相环系列结构的同时 ，给 一 器来实现。其作用首先用于消除数字鉴相器输出的相位误差 种智能控制捕获范嗣中全数字锁相环 (ADPLL)的设计方法 ， 信号 Dout中的高频分量 ，保证锁相环路性能的稳定性和准 并进行仿真和实践验证 。 确性 ：其次 K变模计数器再根据鉴相器 的相位误差信号 Dout 2ADPLL的结构及工作原理