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PCI Express总线实验开发板关键技术研究 周 强，周饴然 (北京航空航天大学 自动化科学与电气工程学院, 北京 100191) 摘 要：关 键 词：中图分类号：文献标识码：A 文章编号： Title 首字母大写，其余均小写，四号加粗，段前0.5行 Name Namename 五号字，作者顺序与中文一致 (单位全名 部门(系)全名,市(或直辖市) 邮政编码) 单位英文，宋体六号，段后0.5行 Abstract: 写作要求请参考北航学报主页的“EI文摘要求”Key words: 见北航学报主页的“选取key words”（一律小写，英文缩写除外，英文分号分隔后面再加一个空格分隔）段前0.5行，段后2行，并在最后添加分节符。 1 PCIE总线开发板功能概述 PCIE总线实验开发板，面向本科高年级或研究生阶段计算机接口实验教学进行开发，按功能主要分为PCI Express总线接口模块和本地功能模块。 PCIExpress总线接口模块用于实现板卡和计算机的互联接口，物理连接符合通用的PCI Express Card Electromechanical Specification Rev 1.0标准(如图 1图 1 PCIE总线如图 2所示，PCIE总线接口模块LVDS信号收发模块、。 图 2框图PCIE总线PCIE总线和总线之间传递图 3所示。实验中可通过FPGA配合产生Local总线相应的时序，实现总线操作。芯片内部具有各种寄存器组，可用来控制数据传输，并记录状态。图 3 PEX8311芯片内部逻辑单元框图 PEX8311具有三种数据传输模式——主模式、从模式、DMA模式。在实验开发板的应用中始终工作在从模式和DMA模式两种方式下。Local总线在C（非复用地址数据）模式下，采用32位、66MHz的传输方式，因此芯片上的模式选择管脚MODE[1:0]都应置低。 2.2.2 桥接芯片与FPGA连接管脚 Local总线是FPGA与PEX8311互连的部分。FPGA需要配合Local总线信号，产生相应的时序，实现读写及DMA功能。在局部总线读写操作中起关键作用的引脚有LA[31:2]（地址）、LD[31:0]（数据）、LHOLD（总线请求）、LHOLDA（总线应答）、ADS#（地址周期起始）、BLAST#（周期最后一个数据）、READY#（局部总线准备好）、LWR#（读写指示）、LINT#（局部中断）、CCS#（配置寄存器选择）、BTERM#（突发终止）等信号，如图 2图 4所示。 图 4 开发板8层PCB设计 2.4.2 信号完整性分析 实验开发板本地工作时钟频率为66M Hz，而PCIE总线接口的收发信号频率可达到2.5G Hz（如图 5所示），并且在PEX8311和FPGA之间还有大量并行数据和地址线等，此时，信号的完整性和电磁兼容性就成了不可忽视的问题。 图 5 PCIE总线收发信号差分布线 为解决信号完整性问题，在开发板的设计中，采用可控阻抗布线设计，保证信号传输线的均匀性，保持传输线单端阻抗50欧，差分阻抗100欧，尽量避免瞬时阻抗变化，并依据阻抗计算板层厚度、信号线宽度及线间距等。对于2.5G Hz的高速差分线，尽量确保导线长度相同、对称度一致（如图 5所示）。 在PCB布线时使用仿真软件对高速信号线进行完整性分析（如图 6），观察仿真测试图和信号眼图。 图 6 Hyperlynx仿真软件信号测试图 同时在开发板设计中，每个电源接入管脚都放置去耦电容，电源转换芯片引脚设计有标准的LC滤波电路，最大可能地维持供电平稳，提高板卡工作稳定性。 3 基于Verilog HDL的FPGA开发 FPGA控制整块板卡的功能实现，开发板配有JTAG和AS程序下载和调试接口，通过编程可以实现PCIE总线的操作和本地各功能模块的开发。 3.1 本地功能模块开发 本地功能模块可以实现对外部高速LVDS串行数据的接收，并根据传输协议解码数据，同时通过两片大容量RAM芯片实现数据的实时乒乓存储。 图 7 LVDS数据流接收及解码图 3.2 PCIE总线数据读写 FPGA开发采用半独立模块化状态机设计。以接收为例（如图 8），状态机之间通过若干状态信号实现数据的传递，最后通过PCIE模块向计算机传输数据。 PCIE总线的数据传输模式分为从设备读写和DMA读写，通过程序设计可分别实现两种读写模式。在读写操作过程中，FPGA必须在每个Local时钟LCLK到来时判断PEX8311的ADS#、LWR#、LHOLD、BLAST#等状态信号，并产生相应的Local时序配合，完成总线操作（如图 9）。 图 8 模块化状态机设计 图 9 计算机DMA数据读取 4 结束语 PCIE总线由于其高速性、简易性等特点，在未