EDA第三章.pptVIP

VHDL综合 VHDL综合 VHDL综合 4.2 常用EDA工具 4.2 常用EDA工具 软件开发工具： 厂家的EDA工具（集成化的开发系统）： Altera公司： QuartusⅡ、MaxplusⅡ系列 Xilinx公司：Foundation、ISE系列 Lattice公司：ispDesignExpert系列 第三方EDA工具（特定功能的开发软件）： 综合工具：Synplify Pro 仿真工具：ModelSim 4.3 QuartusII 简介 4.4 IP核简介 * * * * * * * * * * 第4章 EDA设计流程及其工具 本章首先介绍FPGA/CPLD开发和ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后就QuartusⅡ的基本情况和EDA重用模块IP作一简述。 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 4.1 FPGA／CPLD设计流程 应用于FPGA/CPLD的EDA开发流程: 一、设计输入(原理图／HDL文本编辑) 1. 图形输入 状态图输入 波形图输入 原理图输入 在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图 2. HDL文本输入 将使用了某种硬件描述语言(HDL)的电路设计文本， 如VHDL或Verilog的源程序，进行编辑输入。 4.1 FPGA／CPLD设计流程 二、综合 三、适配 4.1 FPGA／CPLD设计流程 将电路的高级语言转换成低级的，可与FPGA／CPLD的基本结构相映射的网表文件或程序。 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。 EDA的设计过程通常从高层次的行为描述开始，以最低层的结构描述结束，每个综合步骤都是上一层次的转换。 EDA设计的描述层次： 行为级描述 寄存器传输级描述（RTL） 门级描述 版图级描述 设计前端 设计后端 自然语言综合 行为综合 逻辑综合 版图或结构综合 综合器就是能够自动将一种设计表示形式向另一种设计表示形式转换的计算机程序，或协助进行手工转换的程序。 C、ASM... 程序 编译器和综合功能比较 VHDL/VERILOG. 程序 为ASIC设计提供的 电路网表文件 （a）软件语言设计目标流程 （b）硬件语言设计目标流程 软件程序编译器 COMPILER 硬件描述语言 综合器 SYNTHESIZER CPU指令/数据代码： 010010 100010 1100 四、时序仿真与功能仿真 时序仿真 接近真实器件运行特性的仿真 功能仿真 直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟 五、编程下载和硬件测试 4.1 FPGA／CPLD设计流程 功能仿真：又称前仿真、系统级仿真或行为仿真，用于验证系统的功能。 时序仿真：又称后仿真、电路级仿真，用于验证系统的时序特性、系统性能。 EDA工具大致可以分为如下5个模块： 设计输入编辑器 仿真器 HDL综合器 适配器(或布局布线器) 编程器 CPLD与FPGA的编程与配置方案 开始编程 传统PLD的编程方案 将编程完毕的配置 器件插在相应的 电路系统上 目前 CPLD的编程方案 PC机 JTAG编程端口 CPLD PC机 isp编程端口 CPLD 编程适配电路 编程适配电路 JTAG编程信号： TCK、TDO、 TMS、TDI 在线可编程（ISP, In System Programmability）技术 此接口可作编 程下载口 ALTERA 的 ByteBlaster（MV）下载接口 ISP功能提高设计和应用的灵活性 减少对器件的触摸和损伤 不计较器件的封装形式 允许一般的存储 样机制造方便 支持生产和测试流程中的修改 允许现场硬件升级 迅速方便地提升功能 未编程前先焊接安装 系统内编程--ISP 在系统现场重编程修改 FPGA的3种常用的 标准下载配置模式 1、Passive Serial Mode 3、JTAG Mode 2、Active Serial Mode FPGA的配置方案 FPGA配置 JTAG配置端口 FPGA PS配置端口 PC机 配置适配电