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EDA技术及应用 主讲：牛军浩 第二章 EDA设计流程及工具 教学目的 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.2 ASIC设计流程 2.2 ASIC设计流程 2.3 EDA工具 1. 集成开发环境 （1） MAX+PLUS II Altera公司上一代的PLD开发软件 使用者众多 目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台 最新版本为MaxPlus II 10.23 （2）QuartusII Altera公司新一代PLD开发软件 适合大规模FPGA的开发 最新版本为QuartusII 7.0 （3）Foundation Xilinx公司上一代的PLD开发软件 目前Xilinx已经停止开发Foundation，而转向ISE软件平台 最新版本为Xilinx Foundation 3.1i （4）ISE Xilinx公司目前的FPGA/PLD开发软件 最新版本为ISE 8.1i 2. 前端输入与系统管理软件 UltraEdit HDL Turbo Writer VHDL/verilog专用编辑器，可大小写自动转换，缩进，折叠，格式编排很方便 HDL Designer Series Mentor公司的前端设计软件，包括5个部分，涉及设计管理，分析，输入等 Visial VHDL/ Visal Verilog 可视化的HDL/Verilog编辑工具，可以通过画流程图等可视化方法生成VHDL/Verilog代码 3. HDL逻辑综合软件 （1）Synplify / Synplify Pro VHDL/Verilog综合软件 口碑相当不错 Synplicity公司出品 最新版本为Synplify 8.1 （2）LeonardoSpectrum VHDL/VerilogHDL综合软件 Mentor公司出品 Precision RTL／Precision Physical 最新版本Leonardo 2003b （3）FPGA ComplierII VHDL/Verilog综合软件 Synopsys公司出品 停止FPGA Express的开发 4. HDL仿真软件 （1）Modelsim VHDL/VerilogHDL仿真软件 功能比ActiveHDL强大，使用比ActiveHDL复杂 Mentor的子公司Model Tech出品 最新版本为ModelSim 6.1 （2）Active HDL VHDL/VerilogHDL仿真软件 人机界面较好，简单易用 Aldec公司出品 最新版本为Active HDL 7.1 sp1 （3）NC Cadence公司出品，很好的Verilog/VHDL仿真工具 NC-Verilog 的前身是著名的Verilog仿真软件：Verilog-XL，用于Verilog仿真 NC-VHDL,用于VHDL仿真 NC-Sim,是Verilog/VHDL混合语言仿真工具 （4）VCS / Scirocco VCS是Synopsys公司的Verilog仿真软件 scirocco是Synopsys公司的VHDL仿真软件 5. 适配器和下载器 布局布线器 由厂商专门针对器件提供 输出多种文件 时序仿真文件 适配技术报告文件 第三方输出文件 编程下载文件 * * 2.1 FPGA/CPLD开发流程 2.2 ASIC设计流程 2.3 常用EDA工具 了解EDA技术进行设计开发的流程，以及EDA设计软件 能正确选择和使用EDA软件、优化设计项目、提高设计效率和设计质量 FPGA/CPLD开发流程 2. 设计输入 将电路系统以一定的表达方式输入计算机 a. 图形输入 b. 文本输入 状态图输入 波形图输入 原理图输入 VHDL输入 Verilog HDL输入 图形输入——状态图输入 根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的图形编辑器上绘出状态图，然后由EDA编译器和综合器将其综合成电路网表 图形输入——波形图输入 将待设计的电路看成一个“黑盒”，只设计输入和输出的时序波形，由EDA工具综合成电路网表 图形输入——原理图输入 在图形编辑界面上绘制完成特定功能的电路原理图，原理图由逻辑器件和连线构成。 文本输入——VHDL输入 与传统的文本语言