Verilog+硬件描述语言参考手册.pdfVIP

目录 一. 关于 IEEE 1364 标准 二. Verilog 简介 三. 语法总结 四. 编写 Verilog HDL 源代码的标准 五. 设计流程 Verilog 硬件描述语言参考手册（按英文字母顺序查找部分） Always 声明语句 Assign 连续赋值声明语句 Begin 声明语句 Case 声明语句: Comment 注释语句 Defparam 定义参数声明语句 Delay 时延 Disable 禁止 Errors 错误 Event 事件 Expression 表达式 For 循环声明语句 Force 强迫赋值 Forever 声明语句 Fork 声明语句 Function 函数 Function Call 函数调用 Gate 门 IF 条件声明语句 Initial 声明语句 Instantiation 实例引用 Module 模块定义 Name 名字 Hierarchical Names 分级名字 Upwards Name Referencing 向上索引名 Net 线路连接 Number 数 Operators 运算符 Parameter 参数 PATHPULSE$ 路径脉冲参数 Port 端口 I Procedural Assignment 过程赋值语句 Procedural Continuous Assignment 过程连续赋值语句 Programming Language Interface 编程语言接口 Register 寄存器 Repeat 重复执行语句 Reserved Words 关键词 Specify 指定的块延时 Specparam 延时参数 Statement 声明语句 Strength 强度 String 字符串 Task 任务 Task Enable 任务的启动 Timing control 定时控制 User Defined Primitive 用户自定义原语 While 条件循环语句 Compiler Directives 编译器指示 Standard Compiler Directives 标准的编译器指示 Non-Standard Compiler Directives 非标准编译器指示 系统任务和函数 System task and function 标准的系统任务和函数 $display, $monitor, $strobe, $write 等 $fopen 和$fclose $readmemb 和 $readmemh $timeformat[(Units,Precision,Suffix,MinFieldWidth)]; $printtimescale $stop $finish $time,$stime,和 $realtime $realtobits 和