cept+HDL原理图设计(3).docVIP

原理图设计的后处理 在前面两节课学习了平铺原理图和层次原理图的绘制之后，接下来的工作就是对整个项目的后处理阶段包括：打包、全局检查、输出以及打印等。在接下来的步骤中，首先要做的就是原理图设计的打包，否则，将不能进行后面的操作。 原理图设计打包 原理图设计的打包就是将原理图设计的整个项目的信息进行整合，使之成为一个整体。因此，所有全局类的操作及整个项目的输出必须在打包后才能进行。 运行打包操作有两种方法：1、在原理图设计页面中选择菜单栏中的File/Export Physical命令；2、在项目管理界面中左键单击Design Sync按钮，在弹出的菜单中选择Export Physical命令。采用以上任何一种操作，都可以打开打包界面，如图7_60所示。 7_60 Export Physical界面共包括3个部分的内容： 1）Package Design：原理图打包设计项。选中此项表示要进行原理图设计的打包。其各选项设置的意义分别是： Preserve：保留上一次的所有打包信息。默认项为此项，建议在一般情况下选择此项，因为选择此项不会对PCB产生影响，只是对原来信息的一个覆盖过程。 Optimize：将设计重新打包成一个更紧凑的设计。 Repackage：忽略原有的打包信息，将设计重新打包，重新生成打包信息。 Advanced：此项设置为原理图打包的详细设置，界面如图7_61所示，一般不需要修改。 7_61 2）Regenerate Physical Net Names：对所有的网名生成物理网名。只有在两种情况下才选择此项：1、改变了网名的长度 没有选择Repackage选项；2、将设计导入到Cadence13.6版本或者更早的版本。 3）BackAnnotate to Schematic Canv：反标原理图项，选中此项将打包的信息如位号、规则等信息反标回原理图中。注意，此处不是将PCB中的信息反标回原理图，而是更新由于原理图的变更而产生的信息。如需将PCB中的信息反标回原理图要使用Import Physical命令。 单击图7_60中的Ok按钮开始原理图设计的打包过程，界面如图7_62所示。 7_62 在打包的过程中会对所设计的项目进行一个全局的检查，如果发现有逻辑的错误，则会弹出错误提示框。单击错误提示框中的“是”按钮来查看错误提示，并根据提示的信息来修改原理图。 常见的错误是元件属性设置错误、网名重复错误等，属性设置错误可以选择菜单栏中Text/Attributes命令或者单击工具栏中的按钮，在打开的界面中来填写或修改元件的属性、值得设置等。根据错误提示修改原理图，在重新开始原理图的打包，直到打包成功。 打包成功之后，会弹出如图7_63所示的对话框提示打包完成。 7_63 原理图设计的检查 一般性的错误在原理图保存的时候就会检查出来并给出警告或错误提示，这里提到的是原理图设计打包后针对电气的检查，其中最重要的就是单端网名的检查。在原理图设计界面中，选择菜单栏中的【Tools】/【Packager Utilities】/【Electrical Rules Check】命令，弹出如图7_64所示对话框。 7_64 在Check项中选择想要查看的项，包括：兼容性输出、单节点网络、源/驱动、网络驱动以及管脚方向的检查等，选择完成后单击“Run”按钮即可产生相应的报告文件，单击“View”查看先前查看的结果。运行后Design Entry HDL会报告警告信息供原理图设计者检查确认。各个选项检查的内容介绍如下： 【Compatibal Output】：网络中的所有输出都应该有同样的输出类型。 【Single Node Net】：所有的网络有应该有至少两个节点。 【Source/Driver】：每个网络都应该至少有一个输入和一个输出。如果不检查某个网络或者管脚的话，给管脚或者网络添加NO_IO_CHECK属性。 【Net Loading】：每个输出管脚都要有足够的驱动能力。如果不检查某个网络，给管脚或者网络添加NO_LOAD_CHECK或者UNKNOWN_LOADING属性。 【Pin Direction】：设计中的每个管脚都应该定义为输入、输出或者双向。如果不检查某个网络或者管脚，给网络或者管脚添加NO_DIR_CHECK属性。 原理图设计的输出 当设计完成一个原理图项目以及在检查确认无误后，就要进行原理图的输出工作，在这里输出项为：网表的输出、物料表（BOM）的输出以及输出到PCB中。 网表的输出 选择菜单栏中的Tools/Packagers Utilities/Netlist Reports命令，会弹出如图7_65所示的对话框，在对话框中选择要输出的类型。 7_65 【Concise Netlist（dialcnet.dat）】