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嵌入式存储器的设计方法和策略上网时间 : 2000年12月31日 中国工程师已经具备设计嵌入式存储器的能力，但是，在SoC的设计过程中，要把存储器嵌入到高速、小型微处理器仍然面临一些困难，本文介绍新的存储器设计方法以满足中国工程师的需要。 Eric HallGeorge CostakisPuyallup集成电路公司 随着集成电路制造工艺水平的提高，半导体芯片上可以集成更多的功能，为了让产品有别于竞争对手的产品特性，在ASIC上集成存储器可以降低成本和功耗、改善性能、增加系统级芯片的可靠性。随着对嵌入式存储器需求的持续增长，其复杂性、密度和速度也日益增加，从而需要提出一种专用存储器设计方法。 存储器的外包设计 存储器模块都具有相对独立的特性，在一个时钟系统中它通常占用一个管道，从成本和人力资源两方面考虑，许多芯片开发商都将存储器模块外包设计，因为，与其它半导体芯片相比，在系统中定义和分离存储器模块要容易得多。此外，诸多因素促进了存储器编辑器及定制存储器设计公司的发展，例如：存储器模块的标准模块特性、对嵌入式存储器的巨大市场需求以及存储器核心采用的是系统设计人员不熟悉的新技术，为了满足紧迫的系统设计进度要求，存储器设计公司通过板上存储器设计及时地为系统设计公司服务。 当许多公司外包嵌入式存储器设计时，也有许多公司迟迟迟疑不决。在外包设计过程中，要让系统设计人员尽可能早地获得引脚的位置、存储芯片面积以及存储器HDL模型，这样，就能够及时和高效地推出系统级芯片，同时不必担心系统芯片的面积、性能和品质问题。 获取嵌入式存储器设计的另一种方法是利用存储器编译器，它能够快捷和廉价地设计存储器物理模块。尽管该方法很有效并且完全适合标准存储器结构，但它存在若干缺陷。通常，编译后的存储器设计导出大量存储器模块，并造成系统的整体性能下降，另外，当系统设计需要添加新的功能时，该设计方法灵活性较差。 与此相反，向存储器定制设计公司定制嵌入式存储器设计则大有裨益。定制存储器可满足系统对存储器的突发需求，例如修改逻辑电路以便和存储器核实现逻辑兼容。定制存储器不是简单地在芯片上嵌入标准存储器模块，然后围绕存储器的其它逻辑电路来综合实现预想的功能。实际上，设计人员将逻辑电路直接植入存储器模块，从而使物理版图与存储器的存储单元紧密结合，这就能减小芯片的总面积，从而实现较高的存储密度，并提高芯片的性能，达到高速、紧凑、低耗电和布线简洁的设计要求。 现有存储器设计的复杂性需要完整的设计流程。本文介绍的设计方法包括设计概念、网表的建立、设计、布线以及存储器模块的验证，该方法可确保存储器模块在嵌入SoC时能有效地工作。 RISC中的存储器设计 在500MHz、64位RISC微处理器的嵌入式存储器设计中，片上存储器速度要足够快速，结构要足够复杂，否则无法与高速而复杂的微处理器相匹配。定制存储器占据200mm2 处理器1/3以上的面积，包括：一级和二级高速缓存、将虚拟页地址转化为物理地址的两级转换后备缓存(TLB)、用于定点和浮点内核的多端口寄存器文件以及查寻表(LUT)和通用存储器(GP)等。高速缓存包含实现数据存储、标识及LRU功能的独立存储器。除了多端口存储阵列之外，寄存器文件还包含用于地址翻译和命名逻辑单元的ROM和CAM(见图1)。总之，要设计20个独特的存储器。 存储器的复杂性和独特性表明，采用存储器编译器并不完全可行，每种嵌入式存储器都需要采用新的电路技术来设计，以便满足微处理器的高性能、高密度、低功耗和极低噪声的要求。 这样的高速微处理器必须采用最先进的0.18μm、6层铜线双镶嵌金属CMOS工艺制作，其极小的特征尺寸和高性能的晶体管使存储器设计面临严峻的考验，因为窄金属导线(线高大于水平间距)尤其容易受到串扰及电子迁移效应的影响，而晶体管的低阈值将导致抗噪声性能降低。 嵌入式存储器设计方法 要制定出每个设计人员都必须遵循的设计指南，首先要开发出一套设计标准，该标准包括最优门比率、扇出数目、最大晶体管宽度以及预布线阻抗和电容的经验法则。在高密度、高速存储器的设计过程中，要采用先进的电路技术、抗串扰技术及噪声容限设计标准。串扰标准规定了邻近信号的布线规则，其它噪声容限标准则规定静态噪声容限和锁存电路的可写性规则。 芯片的多种宏设计要求与电路标准保持一致。时钟发生器和寄存器的标准尤为重要，它们是整个CPU输入设置和保持时间维持一致的前提。为了使时钟偏差最小，设计人员需要密切控制占空比和扇出数目以及所有时钟发生器的上升和下降时间。 另外，我们采用可测性设计(DFT)方法，如扫描和全频内建自检(BIST)方法来设计每个存储器。毫无无疑，BIST技术比采用测试仪器测试要复杂得多，后者要将嵌入式存储器的I/O信号复用到测试总线上，