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singt. 设计正弦信号发生器 正弦信号发生器的结构由四个部分组成： 计数器或地址发生器（这里选6位）。 正弦信号数据ROM（6位地址线，8位数据线），含有64个8位数据（一个周期）。 VHDL顶层设计。 8位D/A（实验中可用DAC0832代替）。 信号输出的D/A使用实验系统上的DAC0832，注意其转换速率是1μs，其引脚功能简述如下： ILE：数据锁存允许信号，高电平有效，系统板上已直接连在＋5V上；WR1、WR2：写信号1、2，低电平有效；XFER：数据传送控制信号，低电平有效；VREF：基准电压，可正可负，－10V～＋10V；RFB：反馈电阻端；IOUT1/IOUT2：电流输出端。D/A转换量是以电流形式输出的，所以必须将电流信号变为电压信号；AGND/DGND：模拟地与数字地。在高速情况下，此二地的连接线必须尽可能短，且系统的单点接地点须接在此连线的某一点上。 建议选择GEC_EP3C40系统的电路模式No.5，由附录对应的电路图可见，DAC0832的8位数据口D[7..0]分别与FPGA的PIO31、30..、24相连，如果目标器件是EP3C40T144，则对应的引脚是：72、71、70、69、68、67、52、51；时钟CLK接系统的clock0，对应的引脚是93，选择的时钟频率不能太高（转换速率1μs，）。还应该注意，DAC0832电路须接有+/－12V电压：GEC_EP3C40系统的+/-12V电源开关在系统左侧上方。然后下载SINGT.sof到FPGA中；波形输出在系统左下角，将示波器的地与GEC_EP3C40系统的地（GND）相接，信号端与“AOUT”信号输出端相接。如果希望对输出信号进行滤波，将GEC_EP3C40系统左下角的拨码开关的“8”向下拨，则波形滤波输出，向上拨则未滤波输出，这可从输出的波形看出。 基本步骤如下 一、顶层文件设计 1 创建工程和编辑设计文件 正弦信号发生器的结构由3部分组成（图3-1）：数据计数器或地址发生器、数据ROM和D/A。性能良好的正弦信号发生器的设计要求此3部分具有高速性能，且数据ROM在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。图3-1所示是此信号发生器结构图，顶层文件SINGT.VHD在FPGA中实现，包含2个部分：ROM的地址信号发生器由5位计数器担任，和正弦数据ROM，拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。地址发生器的时钟CLK的输入频率f0与每周期的波形数据点数（在此选择64点），以及D/A输出的频率f的关系是： f = f0 /64 图singt-1 正弦信号发生器结构图 2 创建工程 建立工程SINGT，先要配置好一个ROM，来存储正弦信号的数据，ROM的位宽位8，大小为64；配置方法为：先配置好一个.mif或.hex数据存储文件，File-new-Memory Initialization Dile,如图singt-2，然后把正弦信号相应的数值输入进去，保存为sindata.mif文件；下面利用Quartus II软件中的MegaWizard Plug-In Manager定制正弦信号数据ROM宏模块，并将以上的波形数据加载于此ROM中，定制方法Tools-MegaWizard Plug-In Manager,如图singt-4，选create a new custom megafunction variation,然后选一端口ROM，命名为sin_rom，然后选择8位宽，64个字大小，下面选择”M4K”-”single clk”-”q output port”,如图singt-6，在对话框在的File name中选择sindata.mif文件，后面按照默认值就配置完成。 图singt-2 图singt-3 图singt-4 图singt-5 图singt-6 图singt-7 3 编写顶层代码，对ROM进行例化，程序如【程序singt-1】 【程序singt-1】 LIBRARY IEEE; --正弦信号发生器源文件 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC; --信号源时钟 DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );--8位波形数据输出 END; ARCHITECTURE DACC OF SINGT IS COMPONENT sin_ro