(二)VHDL语言程序的基本结构.ppt

【例2-3】 2输入或非门的实体说明程序： ENTITY nor2 IS PORT(a,b:IN bit; --说明两个输入端口a、b z :OUT bit); --说明一个输出端口z END nor2; 【例2-4】 3位计数器的实体说明程序： ENTITY count3 IS GENERIC(m:TIME:=5ns); PORT(clock,enable:IN STD_LOGIC; qout:OUT INTEGER RANGE 0 TO 7); END count3; 类属参数说明语句的书写格式如下： GENERIC(常数名:数据类型:=设定值; ……; ……; 常数名:数据类型:=设定值); 一个异或门实体对应的3种描述方式的构造体 【例2-8】 异或门构造体的数据流方式描述： ARCHITECTURE data_flow OF xor_gate IS BEGIN c=(a and (not b)) or ((not a) and b); END data_flow; 【例2-9】 异或门构造体的行为描述： ARCHITECTURE behavioral OF xor_gate IS PROCESS (a, b) BEGIN IF(a=‘0’ AND b＝‘1’) THEN c=‘1’; ELSIF(a=‘1’ AND b＝‘0’) THEN c=‘1’; ELSE c=‘0’; END IF; END PROCESS; END behavioral; 【例2-10】 异或门构造体的结构描述： ARCHITECTURE structure OF xor_gate IS COMPONENT not_gate PORT(a: IN BIT; b: OUT BIT); END COMPONENT; COMPONENT and_gate PORT(a,b: IN BIT; c: OUT BIT); END COMPONENT; COMPONENT or_gate PORT(a,b: IN BIT; c: OUT BIT); END COMPONENT; SIGNAL na, nb: BIT; SIGNAL c1, c2: BIT; BEGIN u1: not_gate PORT MAP(a, na); u2: not_gate PORT MAP(b, nb); u3: and_gate PORT MAP(a, nb, c1); u4: and_gate PORT MAP(b, na, c2); u5: or_gate PORT MAP(c1, c2, c); END structure; 2. 定义语句 定义语句位于ARCHITECTURE和BEGIN之间，用于对构造体内部所使用的信号、常数、数据类型和函数等进行定义，例如: ARCHITECTURE behav OF mux IS SIGNAL nes1:BIT； ? BEGIN ? END behav； 信号定义和端口说明的语句一样，应有信号名和数据类型的说明。因它是内部连接用的信号，故没有也不需有方向的说明。 … … 3. 并行处理语句 并行处理语句处于语句 BEGIN 和 END 之间，这些语句具体地描述了构造体的行为及其连接关系。例如，二选一的数据流方式描述可以如例2-8 所示。 【例2-8】 ENTITY mux2 IS P