硬件描述语言第六讲.ppt

硬件描述语言及器件  教材：任勇峰等编著《VHDL与硬件实现速成》 教学安排 第1讲：VHDL概述及其开发环境 第2讲：VHDL的基本元素 第3讲：VHDL的进程 第4讲：其它并行语句 第5讲：VHDL实例剖析 第6讲：VHDL的顺序描述语句 第7讲：结构体的描述风格 第8讲：计数器和状态机 第9讲：不同风格的状态机举例 第10讲：VHDL综合举例 第6讲： VHDL的顺序描述语句 1 并行语句回顾 2 顺序语句如何体现顺序 3 条件语句 4 选择语句 5 循环语句 1 并行语句回顾 [进程名：] process [(敏感信号1，敏感信号2，……)] [说明区] begin end process [进程名]； 进程语句 library IEEE; use IEEE.std_logic_1164.all; entity VposDff is port (CLK, CLR, D: in STD_LOGIC; Q, QN: out STD_LOGIC ); end VposDff; architecture VposDff_arch of VposDff is begin process (CLK, CLR) --保证在D发生变化时进程无响应 begin if CLR=1 then Q = 0;QN =1; elsif CLKevent and CLK=1 then Q = D; QN = not D; end if; end process; end VposDff_arch; PORT MAP语句 条件代入语句 条件代入语句举例 条件代入语句举例 选择代入语句 选择代入语句举例 2 顺序语句如何体现顺序 3 条件语句 条件语句 条件语句 条件语句举例（例3-11） 条件语句小结 4 选择语句 选择语句对比选择代入语句 选择条件的多种表示形式 选择语句举例（例3-13） 5 循环语句 循环语句 循环语句举例 作业 1 复习3.3 2 预习3.5 3 使用选择语句设计一个带使能的2－4译码器。 4 使用条件语句设计74ls688比较器。 * * 主讲教师：刘文怡 08/09学年第1学期 u0：and2 PORT MAP(d0，d1，t0)； u0：and2 PORT MAP(a=d0,b=d1,c=t0) y = a when s=”00” else b when s=”01” else c when s=”10” else d; with s select y= a when “00”, b when “01”, c when “10”, d when others; CLR CLK D Q QN library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity adder is port ( a,b,c: in std_logic; carr: out std_logic; sum: out std_logic ); end adder; architecture adder_arch of adder is begin sum = a xor b xor c; carr = (a and b) or (b and c) or (a and c); end adder_arch; a b c carr sum architecture full_add_arch of full_add is component adder port ( a,b,c: in std_logic; carr: out std_logic; sum: out std_logic ); end component; signal c1,c2,c3: std_logic; begin u0:adder port map (a(0),b(0),cin,c1,sum(0)); u1:adder port map (a(1),b(1),c1,c2,sum(1)); u2:adder port map (a(2),b(2),c2,c3,sum(2)); u3:adder port map (a(3),b(3),