例试设计一个逻辑电路.pptVIP

六进制计数器  LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ARCHITECTURE rtl OF cnt6 IS SIGNAL q:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(clk) VARIABLE q6:INTEGER; BEGIN IF(clk’EVENT AND clk=‘1’) THEN IF(clr=‘0’) THEN q6:=‘0’; ELSIF(en=‘1’) THEN IF(q6=5) THEN q6:=0; ELSE q6:=q6+1; END IF; END IF; END IF; q=CONV_STD_LOGIC_VECTOR(q6,3