【原创】关于include用法的总结【Verilog】.pdfVIP

【原创】关于include用法的总结【Verilog】.pdf

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
【原创】关于include用法的总结【Verilog】.pdf

SYSDFV email:sj_2003_ren@163.com 【原创】关于include 用法的总结【Verilog 】 Abtract `include 编译器指令用于在代码行中包含任何其他文件的内容,被包含的文件即可以使 用相对路径定义,也可以使用绝对路径定义。 本文将对`include 使用过程中遇到的问题进行总结归纳。 Introduction 1.使用方法 `include 类似于 C 语言中的#include 结构,该指令通常用于将内含全局或公用定义的头 文件包含在设计文件中。例如: `include ../../ primitive.v // 注意:这里的要包含文件需要用双引号括起来 // 编译时,上面这一行将会被../../ primitive.v中的内容所替换 ... ... design.v 文件的源代码 ... ... `include 结构示意如下如所示: file.v C file2.v file1.v file.v file.v实际效 果 B `include file2.v `include file1.v A C B A `include file2.v `include file1.v 等价于 嵌套结构 file.v A 图1 `include 图解 1 SYSDFV email:sj_2003_ren@163.com 上图意思为:在编译的时候,需要对`include 命令进行预处理,将file2.v 中的内容全部 复制插入到file1.v 文件中的`include 命令处,即将C 替换`include 。同理,在文件file.v 中, 用file1.v 文件中的内容替换`include 出现的地方,这样实际效果类似于有图,而编译的时候, 是将file.v 文件以右图为单元进行编译。 2.注意事项  一条`include 命令只能指定一个被包含的文件,如果需要包含多个文件,则需要使用多 个`include 命令进行包含。  多个`inc

文档评论(0)

shaoyifen + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档