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【原创】关于include用法的总结【Verilog】.pdf
SYSDFV email:sj_2003_ren@163.com
【原创】关于include 用法的总结【Verilog 】
Abtract
`include 编译器指令用于在代码行中包含任何其他文件的内容,被包含的文件即可以使
用相对路径定义,也可以使用绝对路径定义。
本文将对`include 使用过程中遇到的问题进行总结归纳。
Introduction
1.使用方法
`include 类似于 C 语言中的#include 结构,该指令通常用于将内含全局或公用定义的头
文件包含在设计文件中。例如:
`include ../../ primitive.v // 注意:这里的要包含文件需要用双引号括起来
// 编译时,上面这一行将会被../../ primitive.v中的内容所替换
... ...
design.v 文件的源代码
... ...
`include 结构示意如下如所示:
file.v
C
file2.v file1.v file.v file.v实际效
果 B
`include file2.v `include file1.v
A
C
B A
`include file2.v
`include file1.v
等价于
嵌套结构 file.v
A
图1 `include 图解
1
SYSDFV email:sj_2003_ren@163.com
上图意思为:在编译的时候,需要对`include 命令进行预处理,将file2.v 中的内容全部
复制插入到file1.v 文件中的`include 命令处,即将C 替换`include 。同理,在文件file.v 中,
用file1.v 文件中的内容替换`include 出现的地方,这样实际效果类似于有图,而编译的时候,
是将file.v 文件以右图为单元进行编译。
2.注意事项
一条`include 命令只能指定一个被包含的文件,如果需要包含多个文件,则需要使用多
个`include 命令进行包含。
多个`inc
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