北大Verilog课件--21_Verilog延时时序.pptVIP

第21章 SDF时序标注 术语及定义 时序标注 时序数据流 时序数据流程 延迟计算器 SDF（标准延迟格式） SDF举例 SDF标注工具 执行SDF标注 执行SDF标注 总结 复习 * 学习内容： 延迟计算器 标准延迟格式（Standard Delay Format）(SDF) 标注SDF数据 CTLF：（Compiled Timing Library Format）编译的时序库格式。特定工艺元件数据的标准格式。 GCF：（General constraint Format)通用约束格式。约束数据的标准格式。 MIPD：（Module Input Port Delay)模块输入端口延时。模块输入或输入输出端口的固有互连延时 MITD：(Multi-source Interconnect Transport Delay)多重互连传输延时。与SITD相似，但支持多个来源的不同延时。 PLI：（Programming Language Interface）编程语言界面。基于C的对Verilog数据结构的程序访问。 SDF：Standard Delay Format.(标准延迟格式)。时序数据OVI标准格式。 SITD：Single-Source Interconnect Transprot Delay，单一源互连传输延迟。和MIPD相似，但支持带脉冲控制的传输延迟。 SPF：Standard Parasitic Format.（标准寄生参数格式）。提取的寄生参数数据的标准格式。 通常的Verilog元件库仅包含固有时序数据。 若要进行精确的时序仿真，还需要的数据有： 输入传输时间 固有延迟 驱动强度 总负载 互连寄生 环境因子 过程 温度 电压 同时还需要仿真最坏情况下的数据和最佳情况下时钟，反过来也要做一次。在没有时序标注时Verilog仿真器做不到这一点。 延时计算器需要： 综合出来的网表 布局布线工具产生的简化的寄生参数 延迟计算器可以产生： 粗略延迟，仅基于设计连线和层次 详细延迟，由后端工具提取的寄生参数信息 有时序驱动的自顶而下的设计方法中，时序约束贯穿整个设计流程。与时序数据仅向后反馈的情况，如从布线布线工具反馈到综合工具，相比，这种方法时序收敛速度快。 前端和后端工具使用统一的延迟计算器 会提高时序收敛速度。 大多数EDA工具接受标准延迟格式（SDF）。 延时计算器主要有两类： 嵌入在工具中的延迟计算器 用户延迟计算器 用户自定义 开发商提供 延迟计算器可以产生SDF数据，或直接使用PLI标注时序数据。 延迟计算器可以自定义，但必须选择一个合适的延迟公式。 大多数ASIC生产商提供自己的生产工艺的延迟计算器。这些延迟计算器通常用PLI编写并直接在仿真时标注到设计中。但计算器也可以是独立的程序，产生的SDF由内嵌的延迟标注工具进行标注。 模块通路延迟——条件的和无条件的 器件延迟 互连延迟 端口延迟 时序检查 通路和net时序约束 标准延迟格式（SDF）是统一的时序信息表示方法，与工具无关。它可以表示： 注意：在specity块中不能说明互连延迟或输入端口延迟。要用互连延迟仿真，必须进行时序标注。 模块输入端口延迟（MIPD）描述的是到模块输入端口或双向端口的延迟。延迟为惯性的且影响三种跳变：到1，到0，和到z。 单一源输入传输延迟（SITD）和MIPD相似，但使用传输延迟并且有全局和局部脉冲控制。SITD影响6种跳变：0到1，1到0，0到z，z到0，1到z，z到1。 多重输入传输延迟（MITDs）和SITD相似，但允许为每个源-负载通路说明独立延迟。 (DELAYFILE (DESIGN system) (DATE Mon Jun 1 14:54:29 PST 1992) (VENDOR Cadence) (PROGRAM delay_calc) (VERSION 1.6a, 4) (DIVIDER /) /* hierarchical divider */ (VOLTAGE 4.5:5.0: 5.5) (PROCESS worst) (TIMESCALE 1ns) /* delay time units */ (CELL (CELLTYPE system) (INSTANCE block_1) /* top level blocks */ (DELAY (ABSOLUTE