《数字逻辑》自测题答案.ppt

8. 用Verilog HDL描述一个满足下列要求的计数器。（10分） （1）下降沿（0~47）10 加1计数； （2）电路具有一个低有效的异步清零端； （3）电路具有一个高有效的计数使能端； （4）电路具有一个高有效的循环进位（RCO）输出端。 9. 用Verilog HDL描述一个余3码可逆计数器。当x=0时，加1计数；当x=1时， 减1计数。（8分） 10. 用Verilog HDL描述一个左移循环一个“0”的4位环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分） q[3:0] 1110 1101 1011 0111 module xuhuan_0_l(clk, q) ; input clk ; output [3:0] q ; reg [3:0] q ; always @ (posedge clk) case (q) 4’b1110: q=4’b1101 ; 4’b1101: q=4’b1011 ; 4’b1 011: q=4’b0111 ; 4’b0111: q=4’b1110 ; default : q=4’b1110 ; endcase endmodule 其它 11. 用Verilog HDL描述一个4位右移扭环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分） module niu_4(clk, q) ; input clk ; output [3:0] q ; reg [3:0] q ; always @ (posedge clk) case(q) 4’b0000:q=4’b1000; 4’b1000:q=4’b1100; 4’b1100:q=4’b1110; 4’b1110:q=4’b1111; 4’b1111:q=4’b0111; 4’b0111:q=4’b0011; 4’b0011:q=4’b0001; 4’b0001:q=4’b0000; default: q=4’b0000; endcase endmodule q[3:0] 0000 1000 1100 1110 1111 0111 0011 0001 其它 12. 画出“011”序列检测器的原始状态图，再用Verilog HDL建模。（10分） A C B 0 / 0 1 / 0 1 / 1 1 / 0 0 / 0 0 / 0 module test_011 (x,clk,z); parameter A=2’B00, B=4’B01, C=4’B11; input x,clk ; output z ; reg z ; reg [2:1] now,next ; always @ (posedge clk) now=next ; always @(x or now) case (now) A : if (x==0) {z,next}={0,B}; else {z,next}={0,A}; B : if (x==1) {z,next}={0,C}; else {z,next}={0,B}; C : if (x==1) {z,next}={1,A}; else {z,next}={0,B}; default : {z,next}={0,A}; endcase endmodule 13. 建立8421码转换成余3码的真值表，写出4个表达式，建立Verilog HDL数据流 模型。（10分） X3 X2 X1 X0 Y3 Y2 Y1 Y0 0000 0011 0001 0100 0010 0101 0011 0110 0100 0111 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100 1010 dddd 1011 dddd 1100 dddd 1101 dddd 1110 dddd 1111 dddd module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0); input X3,X2,X1,X0