CMOS集成电路闩锁效应抑制技术综述.pdfVIP

科技广场 2010.3 CMOS集成电路闩锁效应抑制技术综述 OverviewonLatch-upRestrainTechnolog 董丽凤 李艳丽 王吉源 DongLifeng LiYanli WangJiyuan （江西理工大学信息工程学院，江西 赣州341000） (Jiangxi UniversityofScienceandTechnology, Jiangx 摘 要：闩锁效应是CMOS集成电路在实际应用中失效的主要原因之一，本文从CMOS集成电路工艺结构出发，详细地分析 了闩锁效应的形成机理，并从版图和工艺设计两方面总结了几种抑制闩锁效应的关键技术。 关键词：CMOS集成电路；闩锁效应；可控硅；抑制 中图分类号：TM341 文献标识码：B 文章编号：1671-4792-(2010)3-0188-03 Abstract : Latch-up is one of main cause that CMOS IC becomes invali the mechanism of latch-up in detail, and sums up severa layoutandtechnics design. Keywords :CMOSIC; Latch-up; SCR;Restrain 0 引言 。该可 由寄生双极晶体管构成的PNPN器件，即可控硅（SCR） CMOS(Complementar—Oxide—Semiconductor)y Metal 控硅器件由两个横向的PNP双极型晶体管和两个纵向的 集成电路是目前大规模(LSI)和超大规模(VLSI)集成电路中NPN双极型晶体管组成，即P沟道MOSFET的源（漏）极、N型 广泛应用的一种电路结构，相对于传统的双极型、NMOS和 衬底以及P阱分别为横向PNP双极晶体管LT1（LT2）的发射 PMOS集成电路而言，其在功率消耗、噪声抑制等方面具有明 极、基极和集电极；N沟道MOSFET的漏（源）极、P阱及N型衬 显的优势。虽然CMOS电路具有以上众多优点，但也有一些由底分别为纵向NPN双极晶体管VT1（VT2）的发射极、基极及 于自身结构引发的寄生效应限制了其优越性的充分发挥，隐 集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通 含于体硅CMOS（指在硅衬底上制作的CMOS）结构中的闩锁效过P阱和共同的衬底耦合。 应就是一个最典型的例子，并且随着器件尺寸的不断缩小， 闩锁效应对电路性能的影响将越发明显。 1 闩锁效应及其形成机理 闩锁效应（latch up）是指在体硅CMOS结构中，从电源 到地存在的pnpn寄生可控硅结构，在满足可控硅触发条件 下，引起电源到地的极大的电流，破坏电路正常工作乃至烧 毁整个电路的现象，也称自锁效应。闩锁效应往往发生在芯 片中某一局部区域，有两种情况：一种是闩锁只发生在外围 与输入输出有关的地方，另一种是闩锁可能发生在芯片的任 图一 P阱CMOS反相器剖面图 何地方。在使用中前一种情况遇到较多。 因此我们可以得到寄生可控硅结构的等效电路图，如图 下面以一个P阱CMOS反相器为例，说明闩锁效应的形 二所示。 [1-2] 成机理 。图一是CMOS反相器的剖面图。从图中我们可以 从图二中可以看出，双极晶体管VT2、LT2可以不予考 看出，在形成CMOS反相器结构的同时，也不可避免地产生了 188 为I。根据射、集、基极的电流关系有： A