毕业设计（论文）-基于VHDL语言的8位RISC-CPU的设计.doc

毕业设计说明书 基于VHDL语言的8位RISC-CPU的设计 学院：专业：学生姓名：学号：指导教师： 201 年 月 摘要 RISC即精简指令集计算机（Reduced Instruction Set Computer）的缩写。RISC-CPU与一般的CPU相比通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。本文对RISC-CPU的架构进行了分析，并使用VHDL语言设计了8位RISC-CPU IP软核。时钟发生器、指令寄存器、累加器、算术逻辑单元、数据输出控制器、地址多路器、程序计数器、状态控制器设计中借助MAX+PLUSⅡ软件平台对各模块进行时序仿真，并最终给出了指令执行的仿真波形，验证了CPU的功能。 设计仿真结果表明，该8位RISC-CPU能够完成既定的任务指标，而且在运行效率上有一定程度改善。 关键词：RISC-CPU、VHDL、MAX+PLUSⅡ、IP软核、时序仿真Abstract RISC reduced instruction set computer that (Reduced Instruction Set Computer) acronym. RISC-CPU and CPU in general compared to instruction by simplifying the structure of the computer is more simple and reasonable, thereby increasing processing speed. In this paper, RISC-CPU architecture is analyzed, and by using the VHDL language, I designed an 8-bit RISC-CPU IP soft core. RISC-CPU is based on 8 modules: clock generator, instruction register, accumulator, arithmetic logic unit, data output controller, address multiplexer, program counter, state controller. In the design, each module are timing simulated on MAX+PLUSⅡ software platform, and finally the simulated waveform of instruction execution that verifies the CPU features is given. Design and simulation results show that the 8-bit RISC-CPU can complete the tasks, and also has a certain degree of improvement on operational efficiency. Keywords: RISC-CPU, VHDL, MAX+PLUSⅡ, IP soft core, Timing Simulation目录摘 要 I Abstract II 目 录 III 第一章 引言 1 1.1 课题背景与发展现状 1 1.1.1 课题背景 1 1.1.2 RISC-CPU的发展现状 1 1.2 RISC-CPU优势与现实意义 1 1.2.1 RISC-CPU具备的优势 1 1.2.2 本课题的现实意义 2 1.3 本设计的主要内容 2 第二章 RISC-CPU的架构设计 3 2.1 RISC-CPU基本架构 3 2.2 RISC-CPU模块的划分 4 第三章 八位RISC-CPU各模块设计与仿真 6 3.1 时钟发生器 6 3.2 指令寄存器 7 3.3 累加器 10 3.4 算术逻辑单元 11 3.5 数据输出控制器 13 3.6 地址多路器 14 3.7 程序计数器 15 3.8 状态控制器 17 第四章 RISC-CPU的综合及操作时序 25 4.1 RISC-CPU各模块综合 25 4.2 CPU复位启动操作时序 29 结论 30 参考文献 31 致谢 32 引言 1.1 题背景与发展现状 1.1.1 课题背景 CPU是Central Processing Unit——中央处理器的缩写，它是计算机中最重要的一个部分。CPU由运算器和控制器组成，其内部结构归纳起来可以分为控制单元、逻辑单元和存储单元三大部分，这三个部分相互协调，便可以进行分析，判断、运算并控制计算机各部分协调工作。CPU从最初发展至今已经有几十年的历史了