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高速数字电路的设计与仿真 高速数字系统设计成功的关键在于保持信号的完整，而影响信号完整性( 即 信号质量) 的因素主要有传输线的长度、电阻匹配及电磁干扰、串扰等。设计过 程中要保持信号的完整性必须借助一些仿真工具，仿真结果对 PCB 布线产生指 导性意见，布线完成后再提取网络，对信号进行布线后仿真，仿真没有问题后才 能送出加工。目前这样的仿真工具主要有cadence 、ICX、Hyperlynx 等。Hyperlynx 是个简单好用的工具，软件中包含两个工具 LineSim 和 BoardSim 。LineSim 用 在布线设计前约束布线和各层的参数、设置时钟的布线拓扑结构、选择元器件的 速率、诊断信号完整性，并尽量避免电磁辐射及串扰等问题。BoardSim 用于布 线以后快速地分析设计中的信号完整性、电磁兼容性和串扰问题，生成串扰强度 报告，区分并解决串扰问题。作者使用 LineSim 工具，对信号的阻抗匹配、传输 线的长度、串扰进行了仿真分析，并给出了指导性结论。 阻抗匹配 高速数字信号的阻抗匹配非常关键，如果匹配不好，信号会产生较大的上冲 和下冲现象，如果幅度超过了数字信号的阈值，就会产生误码。阻抗匹配有串行 端接和并行端接两种，由于串行端接功耗低并且端接方便，实际工作中一般采用 串行端接。以下利用 Hyperlynx 仿真工具对端接电阻的影响进行了分析。以 74 系列建立仿真 IBIS 模型如图 1 所示。仿真时选择一个发送端一个接收端，传输 线为带状线，设置线宽 0.2mm 和介电常数为 4.5( 常用的 FR4 材料) ，使传输线 的阻抗为 51.7 Ω。设置信号频率为 50MHz 的方波，串行端接电阻 Rs 分别取 0 Ω、33 Ω和 100 Ω的情况，进行仿真分析，仿真结果如图2 所示。 图中分别标出了匹配电阻是 0 Ω、33 Ω、100 Ω时接收端的信号波形。从波形 看出，0 Ω时波形有很大的上冲和下冲现象，信号最差；100 Ω时信号衰减较大， 方波几乎变成了正弦波；而匹配电阻是 33 Ω时波形较好。理想的匹配电阻值， 可以利用软件的 terminatorWizard 工具，自动根据器件的参数模型算出最佳匹 配电阻为 33.6 Ω，实际应用中可以选用 33 Ω。利用仿真和器件的 IBIS 模型，可 以很精确地知道匹配电阻值的大小，从而使信号完整性具有可控性。 图 1 74 系列仿真模型 图2 不同串行端接电阻的仿真结果 传输线长度的影响 在高速数字电路的设计中，除了阻抗匹配外，部分器件对传输线的长度有着 严格的要求，信号频率越高，要求传输线的长度越短。以 X1 器件和 X2 器件为 例建立仿真模型如图 3 所示。在仿真模型中加了 33 Ω的匹配电阻，选择仿真信 号频率为 66MHz 方波，改变传输线长度分别为 76.2mm 和 254mm 时进行仿真。 仿真结果如图 4 所示。 图3 X1 、X2 器件仿真模型 图4 不同长度传输线仿真结果 从图中看出，信号线加长后，由于传输线的等效电阻、电感和电容增大，传 输线效应明显加强，波形出现振荡现象。因此在高频 PCB 布线时除了要接匹配 电阻外，还应尽量缩短传输线的长度，保持信号完整性。 在实际的 PCB 布线时，如果由于产品结构的需要，不能缩短信号线长度时， 应采用差分信号传输。差分信号有很强的抗共模干扰能力，能大大延长传输距离。 差分信号有很多种，如 ECL、PECL、LVDS 等，表 1 列出 LVDS 相对于 ECL、 PECL 系统的主要特点。LVDS 的恒流源模式低摆幅输出使得 LVDS 能高速驱动， 对于点到的连接，传输速率可达 800Mbps ，同时 LVDS 低噪声、低功耗，连接 方便，实际中使用较多。LVDS 的驱动器由一个通常为 3.5mA 的恒流源驱动对 差分信号线组成。接收端有一个高的直流输入阻抗，几科全部的驱动电流流经 10 Ω的终端电阻，在接收器输入端产生约 350mV 电压。当驱动状态反转时，流 经电阻的电流方向改变，此时在接收端产生有效的逻辑状态。图 5 是利用 LVDS 芯片 DS90LV031、DS90LV032 把信号转换成差分信号，进行长距离传输的波